Verilog檢測信號上升沿[模板][已驗證] input interr;   //輸入中斷信號 reg en;

input interr;   //輸入中斷信號

...

//已驗證/////////////////////////////////////////

reg en;

always@(posedge clk or negedge rst_n) begin  //<-寫Java喜歡把括號放這裏了

    if(!rst_n) begin end

    else begin

        en<=interr;   //鎖存一個clk週期

    end

end

///////////////////////////////////////////////

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