GROUP0：
DQ0-DQ7,DQM0,DQS0P/DQS0N；
GROUP1：
DQ8-DQ15,DQM1,DQS1P/DQS1N；
GROUP2：
DQ16-DQ23,DQM2,DQS2P/DQS2N；
GROUP3：
DQ24-DQ31,DQM3,DQS3P/DQS3N；
GROUP4：
DQ32-DQ39,DQM4,DQS4P/DQS4N；
GROUP5：
DQ40-DQ47,DQM5,DQS5P/DQS5N；
GROUP6：
DQ48-DQ55,DQM6,DQS6P/DQS6N；
GROUP7：
DQ46-DQ63,DQM7,DQS7P/DQS7N；
數據線其拓撲是點對點的形式，拓撲如下所示：
圖1：DQ拓撲 DQS拓撲如下：
數據線佈線注意事項：
1.同組同層，如：GROUP1,同一組數據線要走在一起，並要走在相同層面； 所有的數據線優先考慮以GND平面爲參考平面；
2.走線間距：組內按3H（說明：H指的是到主參考平面的高度，本文中所使用的間距爲中心間距）原則；組間間距要5H以上；DQS和DQ的間距按5H設計；
3.DQS等長：對於DQS差分線的線間距要小於2倍的線寬（緊耦合設計）；差分對內長度誤差控制在5mil以內； 組內等長以DQS爲基準，等長控制在20mil以內且儘可能的即時等長；
4.數據線在滿足和時鐘的時序關係外，還需注意最長的長度要求（例如Intel Romley要求不超過6500mil），具體的以芯片手冊要求的爲準；而對於控制線、地址線、時鐘線 分組如下：GROUP8：Address ADDR0-ADDR14 共15根地址線；GROUP9：Clock CLK、CLKN差分對；
GROUP10：Control 包括WE、CAS、RAS、CS0、CS1、ODT0、ODT1、BA0、BA1、BA2等；
圖3：時鐘地址、控制線拓撲參考圖
圖4：地址、控制線對於拓撲結構一定要看芯片是否支持讀寫平衡（Read and Write Leveling）。如果不支持和DDR2一樣按T拓撲處理。（保證CPU到DDR各支點等長，注意終端電阻要接到最大的T點上）支持讀寫平衡情況下：2-4片顆粒：走T點或是Fly-by都可以；4片及以上顆粒：建議走Fly-by。下面是4顆粒DDR3按T和FLY-BY 拓撲結構的實例：
圖5：4顆粒T型拓撲處理方式
圖6：4顆粒FLY-BY拓撲處理方式而對於FLY-BY的拓撲結構 ,要注意以下幾點：
1. 間距 組內按3H（說明：H指的是到主參考平面的高度，中心間距3H，）原則；組間間距要5H以上；CLK和ADD/CMD等的間距按5H設計；
2.儘量同組同層完成走線且有完整參考平面（GND/power）；
3.各個DDR顆粒間的走線，儘量用COPY，長度誤差在20mil以內（推薦5mil）；若因結構限制，最大不能超過100mil；
4. 時鐘線推薦帶狀線佈線以（GND/POWER爲參考平面）； 時鐘要緊耦合設計，對內等長控制在5MIL以內；源端和終端匹配的走線，長度不要太長（推薦300 mil以內）
5.終端（上拉）電阻要放在最後一個DDR顆粒（末端），且走線長度小於500mil；
6.在有多個負載時，爲了減少串擾和加大負載容性補償，到第一個顆粒（主幹道）的走線阻抗可以比到後面的走線阻抗偏小點，5-8歐姆左右。
7.Add/Com/Ctrl/Clk網絡從控制器到第一個DDR顆粒的走線長度不要超過6000mil，到最後一個DDR顆粒不要超過12000mil。
8.在多個考慮表底貼時分支的節點走線長度小於200mil且儘量等長.
圖7：表底貼T型拓撲處理方式 本期對於DDR3的佈線要求先說到這裏，對於設計中還有那些重點需要關注和設計的我們將在下期繼續講解。（以下內容選自網友答題）
1.電源穩定性，器件佈局與後期佈線都會影響電源紋波；
2. 線寬、線間距（組內/組外），此部分也影響阻抗；
3. 疊層考量，佈線規劃好，綜合考慮在哪層走線；
4. 板材考量；
5. 串擾反射的考量；
6. 過孔的考量； 不同的佈局佈線都會影響上述參數 線寬線間距，絕對長度相對長度，拓撲結構，疊層參考面走線規劃，過孔等等，總之各種考量是爲了滿足時序，信號質量，速率等要求
1、一個字節內的8位數據線同層佈線，參考完整的電源與地平面。dqs差分走在數據線中間，以dqs爲基準做10mil的等長。數據的字節間8位可以不用等長。
2、佈線3w，且時鐘和dqs差分與單線控制5w間距。
3、阻抗主線按40歐，ddr端按60歐，差分按85歐。低阻抗爲了更好的阻抗匹配減少反射。
4、地址命令控制從控制器到每片ddr控制誤差20mil，參考完整的電源與地平面。
5、vref走線20mil，遠離vtt電源，vtt鋪銅過流3.5A。
一、對於地址和控制時鐘線，確認控制器是否支持writing leveing,支持的話對於一驅二及以上優先採用fly-by拓撲走線，不支持的話T型拓撲走線。
二、數據都是點到點的結構，優選同一組數據走在同一內層，便於控制阻抗。
三、對於參考面，優選地平面，滿足不了，只能參考自己的1.5V IO電源平面。
四、爲了控制SSN，建議按2W及以上間距走線。
五、時鐘線和DQS線距離其它走線儘量保證3W及以上。
六、根據時序要求控制等長。
注意佈局首先，終端匹配電阻儘量靠近ddr3並且儘量靠近主控芯片，佈線要遵守3W原則，注意電磁兼容性，做好電容濾波，電源要注意io和內核電源以及vtt等要儘量隔離做好相互防止干擾問題
首先，確認走線結構，fly-by orT型; 其次，確認阻抗大小，設置疊層線寬線間距等，並根據走線結構設置線組規則; 最後，信號線儘量同組同層，線間距至少2w，時鐘線要3w以上，且參考面完整。
總體規則：vref的電容儘量靠近管腳放，vtt的電容儘量靠近端接電阻放，信號相鄰層必須有地平面，不允許跨切割，信號需控制阻抗，所有信號儘量最多經過2次過孔，芯片端儘量多打地孔。 數據線：總長儘量小於2000mil，DQS差分對的過孔儘量遵循g-s-s-g，數據單端線間距儘量控制在2.5倍線寬以上，每組數據線必須在同一層。 時鐘線：儘量使用fly-by結構，端接電阻放在fly-by結構末端，stub儘量小於200mil，並且分支線的stub等長且小於50mil，過孔儘量遵循g-s-s-g，時鐘線與其它線間距應三倍差分間距以上。 地址控制線：儘量使用fly-by結構，端接電阻放在fly-by結構末端，stub儘量小於100mil，並且分支線的stub等長且小於50mil，線間距1.5倍線寬以上。
1，定好參考面，選擇噪聲小的電源平面或地平面，如有demo板參考demo板要求。
2，同組信號儘可能同層走線，不要跨分割。
3，地址線和控制線注意與時鐘信號的等長約束。選通信號與同組信號的等長控制。非fly by走線的還注意時鐘與選通信號的等長約束。
4，減少串擾，走線滿足3w原則，同參考層的相鄰層走線垂直。
5，減少電源躁聲，ddr3和vtt的電源走線儘量短而粗。
6，走fly by走線需要提前注意主控芯片是否支持讀寫平衡。
首先要確定片子個數，用於確定佈局和拓撲結構，其次是各外圍元器件放置位置(文章已經講得比較詳細了)，然後設置線寬，線距，線等長，最後注意走線的技巧(以前文章也講得很多了，不外乎保證阻抗的連續性和參考平面，電源的連續性)。
1.信號組中，同組同層，DQ以DQS差分線爲參考，等長設置在10mil
2.地址/控制/命令組，若主控芯片支持讀寫平衡，使用Flyby結構，儘量減少Stub長度。若不支持使用T型拓撲結構。阻抗補償有利改善信號質量，單端40-50歐，差分85-95歐。
3.時鐘差分線在同層，參考地平面，保持平面完整，長度控制在25mil誤差。
4.線寬線距滿足3W原則，防止干擾。蛇形走線間距大於25mil。
5.信號線不能跨分割電源平面。
6.VTT電源使用鋪銅或平面連接，寬度大於150mil。
1、DDR3要嚴格控制阻抗，單線50ohm，差分100ohm，差分一般爲時鐘、DQS。在走線過程中，儘量減小阻抗跳變的因素，比如：換層、保證參考平面完整不跨分割、線寬變化、避免stub線等。
2、爲滿足DDR3時序，需要將DDR3信號分組走線。數據線每八根一組，外加相應的DQS和DQM走線必須同組且保證同層，換層次數一致，長度誤差控制在±10mil內；
3、地址線、控制線、時鐘線分爲一組，長度誤差控制在±25mil內。
4、佈線要求同組同層，最好都參考地平面。時鐘對內等長要小，兩根線誤差小於5mil。時鐘與其他信號線之間距離最好大於15mil其它信號線之間在有空間的情況下保證線間距3W，局部區域可適當減小距離。以減小信號之間的串擾。
5、DDR3地址線、控制線、命令線FLY-BY的走線方式，以提高信號質量。採用FLY-BY設計，可降低同時開關噪聲(SSN) 。當系統 DDR 的個數大於 4，佈線長度大於 2 英寸，強烈建議加上端接電阻。 RS 和 RT 的值取決於驅動強度等，需要仿真和架構測試來優化。
1.減少串擾：走線保證3w或以上的間距，相臨層走線不重疊，同組數據線走同層，不跨分割
2.減少電源躁聲：ddr3和vtt的電源模塊，儘量靠近負載，電源層與地層間距儘量小
3.注意容性負載帶來的阻抗不匹配問題，調整主段線寬（加大線寬，減小阻抗）
4.檢查主控是否支持讀者平衡，支持才能用fly-by,否則採用ddr2的拓撲。
DDR3佈線的注意事項：
1、注意不支持讀寫平衡（Read and Write Leveling）功能的DDR3主控芯片，不能採用Fly-by結構；
2、佈線時推薦按照數據組、地址命令組、控制組、時鐘信號、電源的順序進行；
3、根據Datasheet，佈線要滿足線寬、線距及阻抗的要求；
4、保證信號完整性，走線不要跨分割；避免走在參考平面的邊緣上，儘量離邊緣有一定距離（比如至少30mil以上）；
5、各數據組信號，同組信號要走在同一層，至少保證參考同一平面。
1、控制阻抗；
2、如有多顆需要確定佈線拓撲結構；
3、儘量滿足3W原則；
4、VREF電源線儘量不小於20mil寬度；
5、參考面儘量是GND或者DDR3電源的平面，避免其他電源的平面。
6、數據組，地址、控制、時鐘組做好等長等
1.整體策略考慮。若制板要求允許,可考慮 DDR 芯片正反面重疊放置，以利於佈線；建議DDR區域與其他非DDR區域相對隔離,DDR區域內不要放置其他元器件，非DDR信號走線不要進入DDR區域 。
2.將DDR信號分爲clock，data， address/command/control三個組。每組分別有不同的設計規則。
A) clock 組：爲差分對時鐘信號，走在完整的GND 平面相鄰的信號層；原則上所有時鐘應走在同一層；避免時鐘交叉，必要時可以調整時鐘到不同 DDR 芯片的連接；時鐘長度相等，誤差控 制在20mil內，時鐘長度等於或略大於地址信號。
B)data 信號應儘量走在GND平面相鄰的信號層；每個lane的信號走在同一層相鄰lane的信號在不同層;mdqs信號間距至少4倍線寬(20mil)。與非DDR信號之間的距離至少20mil；每個lane 內信 號線等長，長度差控制在 25mil 內；lane 之間信號的長度差控制在 25%。
C)ADDR/CMD/CTRL組，要求該組信號線採用fly-by型拓撲結構。
3.DDR 電源。電源輸出後過濾波網絡；電源線要寬，Vref至少25mil,Vtt至少 150mil, 如可能儘量鋪成平面；儘量遠離信號線，至少20-25mil電源反饋Vsense應接在Vtt線（平面）的中間點。
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