AC620FPGA學習筆記——DPRAM

原創

2018-11-26 11:44

AC620FPGA學習筆記——DPRAM

DPRAM

配置

DPRAM

只是創建一個一個雙口RAM，無實際功能

配置

第一個選項代表是否使用1/2個讀寫端口
第二個選項代表單位是字節/位

1處代表有多少個2處
（例：總大小= 32*8）
若勾選use different data widths則可在下面指定不同輸入輸出位寬

可選時鐘觸發：
單一時鐘觸發
讀寫分開的兩個時鐘觸發
輸入輸出的兩個時鐘觸發

Read output port若不勾選雖然在上升沿到來時立即讀出數據，但是由於沒有D觸發器，很可能會出現一段不穩定的狀態，具體需求由設計與需求決定

是否需要初始化內存空間，需要的則勾選YES並在下面指定hex、mif文件

發表評論

所有評論

還沒有人評論，想成為第一個評論的人麼? 請在上方評論欄輸入並且點擊發布.

相關文章

FPGA學習筆記---二進制碼、獨熱碼、格雷碼分析對比

在Verilog學習中常用的編碼方式有二進制編碼(Binary)、格雷碼(Gray-code)編碼、獨熱碼(One-hot)編碼，對於新手來說，搞不清楚編碼爲什麼要分這麼多格式？統一用一種格式不好嗎？那麼現在就來看看這三種編

2020-07-07 11:27:29

FPGA學習筆記---時序邏輯與組合邏輯分析比較

在學習FPGA使用Verilog HDL語言編程時，開始遇到時序邏輯和組合邏輯時概念一看就明白，但是實際使用時還是不清楚到底要用哪個。現在用就一個例子來體會一下這兩者的區別。首先先看組合邏輯和時序邏輯的定義。

2020-07-07 11:27:28

一鍵清理Quartus工程編譯垃圾

在學習FPGA時，會使用到Quartus軟件，這個軟件生成的文件非常多，常常一個很簡單的功能，生成的工程文件夾就有幾十兆，在工程複製和存儲時非常佔用空間，那麼能不能在調試完工程之後，把沒用的中間文件刪掉，只留下關鍵文件就

2020-07-07 11:27:28

FPGA學習筆記---Modelsim使用技巧總結

在學習FPGA時，需要經常在modelsim軟件中觀察波形，而modelsim波形顯示界面在默認設置下看起來不是很方便。現在就總結一下如何在modelsim波形顯示界面改變默認顯示。首先看一下默認波形顯示界面在窗口最左邊

2020-07-07 11:27:28

Verilog基礎知識

1. Verilog語法的基本概念 Verilog HDL是一種用於數字系統設計的語言。Verilog HDL既是一種行爲描述的語言也是一種結構描述的語言。無論描述電路功能行爲的模塊或描述元器件或較大部件互聯的模塊都可以用Verilog

2020-06-28 16:13:33

Verilog模塊化設計

模塊化設計是FPGA設計中一個很重要的技巧，它能夠使一個大型設計的分工協作和仿真測試更加容易，使代碼維護和升級更加便利。所謂模塊化設計，就是將一個比較複雜的系統按照一定的規則劃分爲多個小模塊，然後我們再分別對每個小模塊進行設計，當這些小

2020-06-28 16:13:32

夏宇聞verilog第十章答案_練習五

源碼： module sel8_1( a0, a1, a2, a3, a4, a5, a6, a7, b, sel ); input [3:0] a0,a1,a2,a3,

2020-06-24 21:52:55

夏宇聞verilog第十章答案_練習一

內容經過我的仿真和測試，若有錯漏，請留言指出！源碼： module Com(a,b,out); input [7:0] a,b; output out; assign out = (a > b)? 1:0; endmodule 測

2020-06-24 20:44:10

夏宇聞verilog第十章答案_練習三

源碼： module wavegene( clk_in_10M, clk_out, reset ); input clk_in_10M,reset; output clk_out; reg clk_out2;

2020-06-24 20:44:10

reg和integer可以相乘嗎_'factorial' already exists; must not be redefined as a function.

reg和integer可以相乘，不過integer默認有符號，並且相乘之前不要忘了初始化 reg名不可同函數名，函數返回值無法被初始化，不過可以在函數內部初始化 function [47:0] factorial; input [1

2020-06-24 20:44:10

夏宇聞verilog第十章答案_練習六

源碼： module functions( a, b, clk, rst, error, sel ); input [15:0] a; input [1:0] sel; input clk

2020-06-24 20:44:10

夏宇聞verilog第十章答案_練習四

源碼： module blocking_non_blocking( a, b, c, clk, sel ); input clk; input [1:0]sel; input [3:0]a; outp

2020-06-24 20:44:10

Non-blocking assignment in function is illegal_near "end"( endmodul): syntax error, unexpected end.

函數裏面必須阻塞賦值。函數有endfuction task有endtask case有endcase，不能忘掉

2020-06-24 20:44:10

夏宇聞verilog第十章答案_練習二

注意，最開始一定要reset一下，否則輸出時鐘沒有初始值，一直都是X。原書寫法（修改了一下，嘗試了一下forever）：源碼： module div2( clk_in, clk_out, reset ); i

2020-06-24 20:44:10

verilog中reg只能在always塊內使用_always塊能只能用reg

reg只能用在always塊內：嘗試在modelsim中編譯： reg [3:0] c; c <= 4'b1100; //報錯如第一張圖 reg [3:0] c; c = 4'b1100; //報錯如第二張圖 always塊內只能用

2020-06-24 20:44:10

24小時熱門文章

最新文章

最新評論文章