Verilog基礎知識

1. Verilog語法的基本概念

Verilog HDL是一種用於數字系統設計的語言。Verilog HDL既是一種行爲描述的語言也是一種結構描述的語言。無論描述電路功能行爲的模塊或描述元器件或較大部件互聯的模塊都可以用Verilog語言來建立電路模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們所對應的模型類型共有以下5種。

1. 系統級（system-level）：用語言提供的高級結構能夠實現待設計模塊的外部性能的模型。
2. 算法級（algorithm-level）：用語言提供的高級結構能夠實現算法運行的模型。
3. RTL級（register transfer level）：描述數據在寄存器之間的流動和如何處理、控制這些數據流動的模型。
4. 門級（gate-level）：描述邏輯門以及邏輯門之間連接的模型。
5. 開關級（switch-level）：描述器件中三極管和存儲節點以及它們之間的連接模型。

2. Verilog HDL 和 VHDL的比較

 3. Verilog 的四值邏輯系統

在Verilog的邏輯系統中有四種值，也即四種狀態：邏輯0，表示低電平；邏輯1，表示高電平；邏輯X，表示未知，有可能是高電平，也有可能是低電平；邏輯Z，表示高阻態，外部沒有激勵信號是一個懸空狀態。

  4. Verilog 的數據類型

在Verilog語言中，主要有三大數據類型，即寄存器數據類型、線網數據類型和參數數據類型。真正在數字電路中起作用的數據類型是寄存器類型和線網數據類型，它們共同遵守Verilog的四值邏輯系統。