VHDL TestBench 測試終止時自動結束仿真——assert方法

VHDL TestBench 測試終止時自動結束仿真——assert方法

可在結束仿真位置添加如下代碼：

assert false
report "Simulation is finished!"
severity Failure;

則在Modelsim run -all下自動終止並打印"Simulation is finished!"。