VHDL TestBench 测试终止时自动结束仿真——assert方法
可在结束仿真位置添加如下代码:
assert false
report "Simulation is finished!"
severity Failure;
则在Modelsim run -all下自动终止并打印"Simulation is finished!"。
可在结束仿真位置添加如下代码:
assert false
report "Simulation is finished!"
severity Failure;
则在Modelsim run -all下自动终止并打印"Simulation is finished!"。
模塊是設計的基本單元,在Verilog中包括行爲建模(用於綜合和仿真)和結構建模(用於綜合) 在Verilog中,begin和end充當了C語言中大括號的角色,在這兩個關鍵詞之間是程序的內容部分; 模