Intel FPGA fifo timing（recovery and removal）問題

1.問題來源

使用Intel FPGA做項目開發，timing優化的時候發現雙端口fifo 異步復位端口出現reconvery 不滿足的warning

2.問題解決方法

查看了Intel fifo ug，有如下一段描述：

通過描述修改fifo設置參數，重新generate fifo ip，重新對項目工程進行版本綜合，問題得到解決

3.fifo timing 優化配置選型，以下配置對fifo performance有一定改善

• 輸出latency設置
  
• fifo protection disable設置
  

4.附帶一些quartus中timing問題其它解決辦法（A10）

• A10 Timing Closure Solutions

  1）Increase Compilation Efforts.
  2） Modify the clock type.
  3）Set max delay for setup timing violation.
  4） Set min delay for hold timing violation.
  5） 檢查ram/dsp是否使用reg輸入輸出，輸出無reg時tco相差1.4ns

The usage is same as set_max_delay.

• quartus工具設置