Intel FPGA fifo timing（recovery and removal）问题

1.问题来源

使用Intel FPGA做项目开发，timing优化的时候发现双端口fifo 异步复位端口出现reconvery 不满足的warning

2.问题解决方法

查看了Intel fifo ug，有如下一段描述：

通过描述修改fifo设置参数，重新generate fifo ip，重新对项目工程进行版本综合，问题得到解决

3.fifo timing 优化配置选型，以下配置对fifo performance有一定改善

• 输出latency设置
  
• fifo protection disable设置
  

4.附带一些quartus中timing问题其它解决办法（A10）

• A10 Timing Closure Solutions

  1）Increase Compilation Efforts.
  2） Modify the clock type.
  3）Set max delay for setup timing violation.
  4） Set min delay for hold timing violation.
  5） 检查ram/dsp是否使用reg输入输出，输出无reg时tco相差1.4ns

The usage is same as set_max_delay.

• quartus工具设置