首先做一個穩定色塊彈跳的實驗，參照 正點原子 的Verilog教程，進行板子的適配，即可做出色塊彈跳實驗，爲了增加趣味，反彈速度我設置爲了不均勻的，左上慢，右下快。
將卷積結果和每一幀的小方塊和外邊框位置對應即可， vga_hs是行時鐘，每一個週期對應顯示器一行，顯示的是黑色窄外框（rgb值爲0）和藍色邊框（rgb = 31=5’b11111）
之後就變成藍色外框（31），大面積留白（65536），黑色小方格（0）（方格和邊框就是我想改變顏色的對象）：
最上面的尖錐就是我卷積的結果，我已經將其連接到小方塊顏色控制變量 ，只要尖錐對準小方塊和邊框即可改變該行的小方塊和邊框顏色，由於卷積結果輸出大多數時候都是0，少數時候變化，得到的視覺效果總是黑色，所以我修改了卷積輸出機制，保存每一輪卷積結果，反覆輸出，這樣就能總是看到色塊顏色變化了：
輸出的平坦處就是邊框，尖端就是我們卷積的結果，意味着一個光怪陸離的彈跳方塊和變化莫測的邊框。
。
卷積部分Verilog源碼：
//模塊：可變長卷積模塊
//功能：算兩個預設長度的寄存器的卷積結果，寄存器的輸入實時更新，卷積結果放在寄存器中，實時輸出
//使用方法：輸入時鐘，低電平復位清空不定態寄存器，load拉高輸入即將計算的數值，out拉高輸出結果寄存器的數值
module CONV(
input wire reset,//復位，清空所有寄存器
input wire clk,//時鐘
//input wire load,//裝載，把輸入線的數據轉進卷積寄存器
//input wire out,//輸出控制，拉高輸出
input wire [7:0] CONV_iData0,//輸入數據
input wire [7:0] CONV_iData1,//輸入數據
output reg [15:0] CONV_oData//輸出數據
);
parameter LengthOfConv = 64;//卷積長度
parameter InState = 4'b0001,ConvState = 4'b0010,OutState = 4'b0100,ClrState = 4'b1000;
//三個mem類型的寄存器
//mem類型難道是從1開始的？
reg [7:0] CONV_iData0reg[LengthOfConv - 1:0];
reg [7:0] CONV_iData1reg[LengthOfConv - 1:0];
reg [15:0] CONV_oDatareg[2*LengthOfConv - 2:0];
reg [7:0]index0;
reg [7:0]index1;//這兩個是初始化，清零用的
reg [7:0]index_input;//輸入計數
reg [7:0]index_conv;
reg [7:0]index_conv2;//卷積計數
reg [7:0]index_output;//輸出計數
reg [7:0]index_clr;//輸出計數
//reg clearflag;//計算結束之後清空卷積結果寄存器標誌位
//清空卷積結果的ram，防止它無限的加下去
reg [3:0] state,nextstate;
initial
begin
index0 <= 0;
index1 <= 0;
index_input <= 8'b0;
index_conv <= 8'b0;
index_conv2 <= 8'b0;
index_output<= 8'b0;
index_clr <= 8'b0;
//clearflag <= 0;
state <= InState;
nextstate <= ConvState;
end
always @(posedge clk)//用若干個時鐘週期把卷積輸入寄存器和結果寄存器清零
begin
if(reset == 0)
begin
CONV_iData0reg[index0] <= 8'b0;
CONV_iData1reg[index0] <= 8'b0;
CONV_oDatareg[index1] <= 16'b0;
if(index0 == LengthOfConv - 1)
index0 = 8'b0;
else
index0 <= index0 + 8'b1;
if(index1 == LengthOfConv * 2 - 2)
index1 = 8'b0;
else
index1 <= index1 + 8'b1;
end
else
begin
if(state == InState)//輸入數據
begin
begin
CONV_iData0reg[index_input] <= CONV_iData0;
CONV_iData1reg[index_input] <= CONV_iData1;
index_input <= index_input + 8'b1;
CONV_oData <= 16'd65535;//轉換沒有結束的時候，輸出爲65536
end
if(index_input >= LengthOfConv - 1)
begin
index_input <= 8'b0;
state <= nextstate;
nextstate <= OutState;
end
end
if(state == ConvState)//計算卷積
begin
CONV_oData <= 16'd65535;//轉換沒有結束的時候，輸出爲65536
if(index_conv2 <= LengthOfConv-1 &&index_conv <= LengthOfConv-1 )
CONV_oDatareg[index_conv2 + index_conv] = CONV_oDatareg[index_conv2 + index_conv] + CONV_iData0reg[index_conv2]*CONV_iData1reg[index_conv];
if(index_conv2 == LengthOfConv ) //用於代替for循環嵌套，內層
begin
index_conv2 <= 8'b0;
index_conv <= index_conv + 8'b1;
end
else
index_conv2 <= index_conv2 + 8'b1;
if(index_conv == LengthOfConv )
begin
index_conv <= 8'b0;
index_conv2 <= 8'b0;
//clearflag <= ~clearflag;
state <= nextstate;
nextstate <= ClrState;
end
end
if(state == OutState)//輸出狀態
begin
CONV_oData <= CONV_oDatareg[index_output] * 1024;
index_output <= index_output + 8'b1;
if(index_output == LengthOfConv * 2 - 2)//多一個週期，使輸出完整，但是會多出來一個越界的現象，也就是一個0（因爲我們清零過了）
begin
index_output <= 8'b0; //由於非阻塞賦值的特點，這裏需要從0到LengthOfConv * 2
state <= nextstate;
nextstate <= InState;
end
end
if(state == ClrState)//清除狀態
begin
CONV_oData <= 16'd65535;//轉換沒有結束的時候，輸出爲65536
CONV_oDatareg[index_clr] = 0;
index_clr<= index_clr + 8'b1;
if(index_clr == LengthOfConv * 2 - 1 )
begin
index_clr <= 8'b0;
state <= nextstate;
nextstate <= ConvState;
end
end
end
end
endmodule
具體參照上文MATLAB仿真和Modelsim仿真：
MATLAB：https://blog.csdn.net/Mr_liu_666/article/details/103372145
Modelsim:https://blog.csdn.net/Mr_liu_666/article/details/103372507
