基於 FPAG xilinx vivado 仿真模式介紹
本文介紹一下xilinx的開發軟件 vivado 的仿真模式， vivado的仿真暫分爲五種仿真模式。
分別爲：
- run behavioral simulation-----行爲級仿真，行爲級別的仿真通常也說功能仿真。
- post-synthesis function simulation-----綜合後的功能仿真。
- post-synthesis timing simulation-----綜合後帶時序信息的仿真，綜合後帶時序信息的仿真比較接近於真實的時序。
- post-implementation function simulation-----佈線後的功能仿真。
- post-implementation timing simulation-----（佈局佈線後的仿真） 執行後的時序仿真，該仿真時最接近真實的時序波形。
下面小編來詳細介紹一下不同仿真模式的區別。
數字電路設計中一般包括3個大的階段：源代碼輸入、綜合和實現，而電路仿真的切入點也基本與這些階段相吻合，根據適用的設計階段的不同仿真可以分爲RTL行爲級仿真、綜合後門級功能仿真和時序仿真。這種仿真輪廓的模型不僅適合FPGA/CPLD設計，同樣適合IC設計。
1.RTL行爲級仿真
在大部分設計中執行的第一個仿真將是RTL行爲級仿真。這個階段的仿真可以用來檢查代碼中的語法錯誤以及代碼行爲的正確性，其中不包括延時信息。如果沒有實例化一些與器件相關的特殊底層元件的話，這個階段的仿真也可以做到與器件無關。因此在設計的初期階段不使用特殊底層元件即可以提高代碼的可讀性、可維護性，又可以提高仿真效率，且容易被重用。（絕大部分設計人員將這個階段的仿真叫功能仿真！）
2.綜合後門級功能仿真 （前仿真）
一般在設計流程中的第二個仿真是綜合後門級功能仿真。絕大多數的綜合工具除了可以輸出一個標準網表文件以外，還可以輸出Verilog或者VHDL網表，其中標準網表文件是用來在各個工具之間傳遞設計數據的，並不能用來做仿真使用，而輸出的Verilog或者VHDL網表可以用來仿真，之所以叫門級仿真是因爲綜合工具給出的仿真網表已經是與生產廠家的器件的底層元件模型對應起來了，所以爲了進行綜合後仿真必須在仿真過程中加入廠家的器件庫，對仿真器進行一些必要的配置，不然仿真器並不認識其中的底層元件，無法進行仿真。Xilinx公司的集成開發環境ISE中並不支持綜合後仿真，而是使用映射前門級仿真代替，對於Xilinx開發環境來說，這兩個仿真之間差異很小。
3.時序仿真 （後仿真）
在設計流程中的最後一個仿真是時序仿真。在設計佈局佈線完成以後可以提供一個時序仿真模型，這種模型中也包括了器件的一些信息，同時還會提供一個SDF時序標註文件（Standard Delay format Timing Anotation）。SDF時序標註最初使用在Verilog語言的設計中，現在VHDL語言的設計中也引用了這個概念。對於一般的設計者來說並不需知道SDF。
4.總結
行爲級仿真時必須的，能夠確保你所設計功能是正確的，綜合後時序仿真是有必要的，能夠排除大部分的時序問題，至於後仿真，只能是解決疑難雜症時再採取的大招，非常費時間，一般不建議做後仿真。
