記憶管理之xilinx生成網標文件

1.將需要封裝的模塊設置爲頂層模塊

2.更改綜合配置
More options -mode out_of_context
Flatten_hierachy full

3.綜合，完成後打開綜合

4.2017.4以前版本輸入以下XX爲模塊名稱
輸入 write_verilog -mode port F:/FPGA/XX.v

2018.1以後
輸入 write_verilog -mode synth_stub F:/FPGA/abc_stub.v

5.生成edf文件

不帶IP
write_edif F:/FPGA/abc.edf

帶IP
write_edif -security_mode all F:/FPGA/abc.edf

6.將頂層例化文件和edf文件添加到新的工程即可。