今天我們講ADC的帶寬精度，話不多說，直接進入正題↓↓↓
ADC建立時間精度
一般而言，一個ADC的內部前端需要在半個週期或採樣時鐘週期內建立(0.5/Fs)，這樣才能提供對內模擬信號捕捉的精確表達。因此，對於一個12位ADC(採樣速率爲2.5 GSPS，滿量程輸入範圍爲1.3 V p-p)來說，全功率帶寬(FPBW)可通過下列瞬態公式推導：
一個時間常數爲24 ps或τ = 1/(2 × π × FPBW)。要了解ADC滿量程範圍內達到LSB尺寸要求所需的時間常數數量，就需要找出滿量程誤差或%FS。
或者1 LSB = FS/(2N)，其中N = 位數；
或1.3 V p-p/(212) = 317 mV p-p，且%FS = (LSB/FS) × 100 = 0.0244。
通過描繪歐拉數或eτ，可以繪出一條曲線，以便每次通過常數都能方便地看出相對誤差。如圖1可見，12位ADC樣本建立至大約1 LSB以內需時8.4個時間常數。
圖1.建立精度與時間常數的關係
這樣，設計人員便能估算用於轉換器的最大模擬輸入頻率或採樣帶寬，並依舊建立至1 LSB誤差以內。超出這個範圍，則ADC無法精確表示信號。這可以簡單定義爲：
FMAX = 1/(τ × 時間常數數量)
或
1/(24 ps × 8.4) = 4.96 GHz
記住，這裏表示的是最佳情形，並假定採用單極點ADC前端。並非所有現實中的轉換器都以這種方式工作，但這是一個很好的開端。
關於ADC帶寬的簡要說明
ADC全功率帶寬不同於定義的轉換器可用帶寬或採樣帶寬，它可以當成是模擬信號輸入運算放大器的全功率帶寬(FPBW)，信號更像是三角波信號，並且輸出端存在大量失真。
FPBW是ADC精確捕捉信號並使內部前端正確建立所需的帶寬(前文示例中爲6.62 GHz)。選擇一個IF並在該範圍內使用轉換器不是一個好主意，因爲系統的性能結果會大幅改變；在大約5 GHz處，根據轉換器數據手冊中的額定分辨率和性能指標，滿量程帶寬遠高於轉換器自身的最大采樣帶寬。
設計是圍繞採樣帶寬而展開的。所有設計都應當避免使用額定全功率帶寬的某一或全部最高頻率部分，否則動態性能(SNR/SFDR)會下降並大幅改變。爲了確定高速ADC的採樣帶寬，應當使用文中的示例，因爲這些數據並非總能從數據手冊中獲取。
通常，數據手冊會規定甚至列出轉換器採樣帶寬內經過生產測試、能夠保證額定性能的頻率。然而，在較老的ADC產品中這些測試頻率在數據手冊中並不總是以FMAX來定義。今後還需要對行業中的這些帶寬術語做出更好的說明、定義和測試。