Course Overview
assertions(斷言)：檢查時序非常有效；週期段、跨時鐘域檢查。
2.systemverilog構建testbench的一般環節：
3.Soc design flow
(1):Regression：違規測試；新加的功能不會影響原來的功能。
(2):DFT：design for test.主要爲了測試芯片是否有物理缺陷。
(3):納米級線延時可能比邏輯延時更大。
(4):GDS版圖文件，交給生產部門。
4.常用EDA廠家
Verification Environment(驗證平臺)
1.分層構建testbench
(1)：signal layer(信號層)：DUT和Environment通過該層通信
(2)：cmomand layer ：驅動讀寫命令，數據發送，時序檢查等
(1)：Functional Layer ：一般涉及某種協議，如DMA，USB協議等
(1).scnebario layer：軟件操作IP時與此層相關
(1).Test :一般用program實現，Test包含整個Env，可以在program裏面直接啓動Env。