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static timing analysis(STA)靜態時序分析是分析調試一個門級系統時序性能的方法。
一，STA必要性
1.1動態時序分析的問題
動態時序分析需要專門設計的仿真向量來檢驗設計中的時序關鍵路徑和時序信息。隨着設計規模的增大，驗證一個設計需要測試的向量的數量也成指數型增長，而且這種方法難以保證足夠的覆蓋率。
1.2 STA優缺點
靜態時序分析的優點：
1）靜態時序分析執行速度快
2）靜態時序分析不需要測試向量
3）靜態時序分析對於有時序路徑的時序，測試覆蓋率可以近乎達到100%
4）靜態時序分析能夠完成動態仿真難以實現的複雜分析
靜態時序分析的缺點：
1）不能分析驗證設計的功能，需要功能仿真
2）只能驗證同步時序電路的時序特性，若電路中含有較多的異步電路，則應該通過門級動態驗證。
3）不能自動識別設計中的特殊路徑，比如多週期路徑（multi-cycle path）、非正常路徑（false path）、多時鐘分配（multi-clk）等，需要手動設置時序約束文件來指導分析。
二，邏輯門單元時序特性
2.1 階段延遲（stage delay）
邏輯門延遲+信號延遲組成階段延遲（stage delay）
邏輯門單元的時序參數主要包括：
2.3 信號轉換延遲（transition delay）
transition delay就是輸入端或者輸出端的信號電平跳變到邏輯電壓閾（Vhth/Vlth）值需要的時間.
4個計算參數屬性：
slew_lower_threshild_pct_fall:20.0;下拉轉換閾值下界(20.0爲標準電壓百分比)
slew_upper_threshild_pct_fall:80.0;下拉轉換閾值上界
slew_lower_threshild_pct_rise:10.0;上拉轉換閾值下界
slew_upper_threshild_pct_rise:90.0;上拉轉換閾值上界
2.3 邏輯門延遲（logic gate delay）
同樣具有4個參數定義邏輯門延遲：
input_threhold_pct_rise
output_threhold_pct_rise
output_threhold_pct_fall
input_threhold_pct_fall
如圖所示的延遲應定義爲：
output_threhold_pct_fall：50.0；
input_threhold_pct_fall：60.0；
三，時序單元相關約束
相對於組合邏輯單元，時序單元除了具有組合邏輯單元的時序參數屬性，還存在更多時序約束參數屬性。時序約束規定了輸入和輸出信號的數據保持穩定的最小時間間隔。
包括：建立時間，保持時間，恢復時間，移除時間，最小脈衝寬度。（個人認爲其中恢復時間，移除時間與建立時間和保持時間類似下面不做介紹）
3.1 建立時間（setup）
建立時間表示輸入信號需要在時鐘信號有效前到達並保持的最小時間
這是爲了保證輸入信號能夠被正確的採集到，通俗的說就是要避免時鐘信號有效時數據還沒有達到從而採集到無效或是錯誤的信號。
3.2保持時間（hold）
保持時間是指輸入信號在時鐘有效後需要保持不變的最小時間。
這是避免由於clk-q的延遲導致輸出信號沒有更新，輸入信號就已經發生變化，從而導致輸出信號錯誤。
3.3 最小脈衝寬度
時序單元必須保證輸入信號脈寬大於最小脈衝寬度，否則無法保證正確邏輯功能。
開始與結束電壓與之百分比可以進行設置，一般設置爲50%。
四，四種時序路徑（timing path）
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