系列教程：Microsemi Libero系列教程
PLL是什麼
PLL(Phase Locked Loop)： 爲鎖相迴路或鎖相環，用來統一整合時鐘信號，使高頻器件正常工作，如內存的存取資料等。PLL用於振盪器中的反饋技術。 許多電子設備要正常工作，通常需要外部的輸入信號與內部的振盪信號同步。一般的晶振由於工藝與成本原因，做不到很高的頻率，而在需要高頻應用時，由相應的器件VCO，實現轉成高頻，但並不穩定，故利用鎖相環路就可以實現穩定且高頻的時鐘信號。
簡單的說，PLL就是一部分硬件電路，可以把低頻時鐘倍頻成高頻時鐘，或者降頻爲更低頻時鐘。
例如，外部晶振爲2MHz，如果我想去採集一個4M的輸入信號，或者是輸出一個4M的信號，那麼2M的時鐘頻率肯定是不能滿足需要的，對於輸入信號的採集，根據奈奎斯特(Nyquist)採樣定理，採樣時鐘頻率至少是輸入信號頻率的2倍，即只能使用高速時鐘去採集低速信號，而且爲了更好的還原原始信號，採集頻率越高越好。
所以，我們需要PLL鎖相環把外部的時鐘倍頻爲更高頻率的時鐘信號，如48倍頻爲96MHz，當然PLL除了倍頻，還可以實現分頻，我們不常使用。
Libero中PLL的使用
PLL資源也是FPGA中一個重要的資源參數，以我們使用的SmartFusion系列A2F200M3F爲例，內部包括一個PLL和3個分頻器，PLL倍頻最高頻率爲100MHz。
PLL包含在MSS子系統中，不佔用邏輯資源。
外部管腳輸入2M晶振時鐘信號，通過PLL倍頻爲100MHz，作爲MSS的主頻，和FPGA的時鐘信號。
原理圖中使用：
