【FPGA課程—實驗設計集綿】

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一、4位半加法器的Verilog實現

• 半加器： 加數和被加數爲輸入，sum與進位爲輸出。
• 全加器： 加數、被加數與低位的進位數爲輸入，sum與進位爲輸出

四位半加器：輸入爲四位加數、四位被加數， 輸出爲四位和數、1位進位。

比如：

• 1000+0000=0 1000， 輸出“和數爲1000、進位爲0”
• 1000+1000=1 0000， 輸出“和數爲0000、進位爲1”

1、系統框圖：

 

2、Verilog代碼

• add4_half.v（源文件）

module add4_half(a,b,sum,cout);

	input [3:0] a,b;  //a、b<--輸入
	output [3:0] sum; //sum-->輸出變量
	output cout;  //cout-->輸出變量
	
	assign {cout,sum}=a+b; //a+b，進位保存至cout，和數保存至sum
	
endmodule

 

• tb_add4_half.v（testbench仿真文件）

module

 

3、仿真結果

 

 

二、138譯碼器的Verilog實現

1、系統框圖

 

 

2、Verilog代碼

• add4.v（源文件）

module

• tb_add4.v（testbench仿真文件）

module

 

3、仿真結果

 

 

 

三、並行輸入串行輸出移位寄存器

 

 

 

四、帶異步復位和置位、上升沿觸發的觸發器

 

 

五、模12計數器

 

六、停車位剩餘計數顯示牌的Verilog實現

 

七、銀行排號機系統電路

 

八、分頻器（2的偶數分頻、16分頻(佔空比爲2:14)、5分頻）

 

九、四選一數據選擇器——testbench仿真

十、ASK調製、FSK調製(正弦波)