verilog HDL初學小白筆記
書目：verilog HDL 數字設計與綜合第二版 夏宇聞
第四章
一、模塊
1、模塊有五個部分組成：變量聲明、數據流語句、低層模塊實例、行爲語句塊、任務與函數
2、數據流語句：assign 行爲語句塊：initial
3.除module endmodule以及模塊名必須有、其餘組成部分可選擇使用
二、端口
1、輸入端口input、輸出端口output、輸入輸出雙向端口inout
2、所有端口隱含聲明爲wire類型，如果需要輸出類型的端口保存數值，則必須顯式地聲明爲reg類型
3、input與inout不能聲明爲reg
三、端口連接規則（模塊調用）
1、從模塊內部看，輸入端口必須爲線網數據類型；從模塊外部看，輸入端口可以使連接到線網或reg數據類型的變量
2、從模塊外部看，輸入端口必須爲線網數據類型；從模塊內部看，輸入端口可以使連接到線網或reg數據類型的變量
3、從模塊內部看，輸入輸出端口必須爲線網數據類型；從模塊外部看，輸入輸出端口可以使連接到線網類型的變量
4、在進行模塊調用時注意位寬匹配
5、可以在調用時不連接一些端口，如：D_FF dff0(clk,q)
四、端口與外部信號的連接
1、順序端口連接
2、命名端口連接
第五章
一、門的類型
1、與門和或門 and or xor nand nor xnor，使用時可不給實例命名，端口第一個必定是輸出
2、與門和或門引用 例：and a1（out，in1，In2）
3、緩衝器與非門 buf not 只能有一個輸入端口，爲實例端口列表最後一個
4、緩衝器與非門調用 buf b1（out1，in） buf b1_2out（out1，out2，in）；也可不加實例名
5、三態門：bufif0，bufif1，notif0，notif1，例：bufif1 b1（out，in，ctrl）
6、實例數組：wire [7:0] out,in1,in2;]nand n_gate7:0相當於創建了八個與非門
二、門延遲
1、上升下降與關斷延遲
2、上升延遲：門的輸入發生變化，從0，x，z變化到1所需要的時間
3、下降延時：門的輸出從1，x，z變化爲0所需時間
4、關斷延遲爲輸出0,1，x變爲z所需時間
5、如果值變化到x，則所需時間爲以上延遲中最小的那個
6、and #（delay_time）a1(out,i1,i2) 以上三中延遲均爲delay_time
7、and #（rise_val,fall_val）a1(out,i1,i2) 描述了上升延遲和下降延遲，關斷延遲爲二者中較小那個
8、and #（rise_val,fall_val,turnoff_val）a1(out,i1,i2)描述了三種延遲
9、最小、典型、最大延遲
10、最小值：設計者預期邏輯門所具有的最小延遲
11、典型值：設計者預期邏輯門所具有的典型延遲
12、最大值：設計者預期邏輯門所具有的最大延遲