学习笔记：FPGA之三人表决器

                                           

                                                                  三人表决器的逻辑功能框架图 

verilog代码：

module A4_Vote4
{
    //输入端口
    KEY1,KEY2,KEY3,
    //输出端口
    LED1,LED2,LED3,SEG_DATA,SEG_EN
};
input KEY1,KEY2,KEY3;//按键
output LED1,LED2,LED3；//led
output [5:0] SEG_EN;//数码管使能管脚
output reg [6:0] SEG_DATA;//数码管数据管脚

parameter SEG_NUM0=7'h3f,//数字0
          SEG_NUM1=7'h06,//数字1
          SEG_NUM2=7'h5b,//数字2
          SEG_NUM3=7'h4f;//数字3

always @(*)
begin
    case({KEY3,KEY2,KEY1})
        3'b000:SEG_DATA=SEG_NUM0;
        3'b001:SEG_DATA=SEG_NUM1;
        3'b010:SEG_DATA=SEG_NUM1;
        3'b011:SEG_DATA=SEG_NUM2;
        3'b100:SEG_DATA=SEG_NUM1;
        3'b101:SEG_DATA=SEG_NUM2;
        3'b110:SEG_DATA=SEG_NUM2;
        3'b111:SEG_DATA=SEG_NUM3;
    default:SEG_DATA=SEG_NUM0;
    endcase
end

assign LED1=!KEY1;
assign LED2=!KEY2;
assign LED3=!KEY3;
assign SEG_EN=6'b011111;

endmodule