step1 這裏我新建一個名爲PLL的工程如下所示，準備調用一個PLL核
step2 點擊菜單欄上的TOOls下拉菜單中的魔法棒
step3 在彈出的對話框中點擊Next
step4 這裏我們選擇輸出文件類型選擇爲Verilog HDL，輸出IP核名稱爲PLL_out,單擊I/0下拉選擇ALTPLL。
(注意：這裏我的工程名爲PLL所以起的PLL核的名稱不能和工程名一樣所以我的PLL核的名稱爲PLL_out)
step5 填寫PLL核的輸入時鐘，這裏我的開發板的輸入時鐘是50M，點擊Next
step6 在彈出的對話框中PLL核默認勾選了復位和輸出使能，我這裏不需要用到
將這兩個勾選都去掉（如果工程裏面要用到也可以勾選），點擊Next
step7 點擊Next
step8 點擊Next
step9 點擊Next
step10 在彈出的對話框中選擇爲1倍頻、50分頻、佔空比爲百分之50，我這裏
輸入是50M所以50分頻輸出也就是1M，點擊Next
step11 一直點擊Next，直到summary（從上圖可以看出我們這個開發板
有5個PLL核分別爲clkc0,、clkc1、clkc2、clkc3、clkc4，但我們
只用到1個所以設置其它的4個PLL核都一直Next跳過沒有進行設置，
如果你要多添加幾個PLL核設置方法和clkc0的設置方法是一樣的）。
step12 我們要調用這個PLL核勾選選擇輸出PLL_out_inst.v文件，然後點擊Finish
step 13 PLL核設置完成後點擊工具欄上的打開或者File->open
step14 打開我們建的PLL工程，找到我們設置PLL核所輸出的PLL_out_inst.v文件點擊打開按鈕
step15 打開的文件如下圖所示，將這個文件裏的PLL_out覈覆制到我們工程PLL中
step16 PLL_out覈覆制到我們的PLL工程裏如下圖所示
step17 這裏我將PLL的例化名稱改爲u1（也可以不更改使用默認名稱)，填寫輸入
時鐘i_clk，以及輸出口，我這裏直接將PLL核的輸出時鐘連接到了輸出口上
step18 編譯工程分配引腳用邏輯分析儀看輸出時鐘是否是1M，從下圖可以看出輸出頻率和PLL分頻的頻率一致
