FPGA 串口通信（補）——通用模塊

原創 phflovelt 2020-06-16 07:19

目錄

FPGA串口通信

1. 串口接收模塊

2.  串口發送模塊

FPGA串口通信

前面寫的串口通信模塊，沒有通用性，這裏寫一個可以通用的串口模塊，但凡以後需要串口通信的，就可以直接拿過來用。

1. 串口接收模塊

表：串口接收模塊接口列表
信號名稱 I/O 位數 功能描述
clk I 1 系統時鐘50MHz
rst_n I 1 系統復位
rs232_tx I 1 串口串行數據發送數據口
baud_set I 3 波特率選擇信號
data_byte O 8 並行數據輸出
rx_done O 1 接收1字節數據完成標誌

代碼如下：UART_Byte_Rx.v

//-------------------------------------------------------------------
//https://blog.csdn.net/qq_33231534 PHF的CSDN   
//File name:           UART_Byte_Rx.v
//Last modified Date:  2020/5/22
//Last Version:        
//Descriptions:        工業級別串口數據接收模塊，防干擾。對每位數據內部採樣16個點，
//                     對中間6位數據進行判定數據是1還是0
//-------------------------------------------------------------------

module UART_Byte_Rx(
    input                   clk         ,//系統時鐘50MHz
    input                   rst_n       ,//系統復位
    input                   rs232_tx    ,//串口串行數據發送數據口
    input       [  2: 0]    baud_set    ,//波特率選擇信號
    output  reg [  7: 0]    data_byte   ,//並行數據輸出
    output  reg             rx_done      //接收1字節數據完成標誌，rx_done可以作爲輸出有效信號使用
);

reg   [ 13: 0]         baud_c   ;//波特率對應計數次數(4800bps-10416),(9600bps-5208),(19200bps-2604),
                                 //(38400bps-1302),(57600bps-868),(115200bps-434)

reg                    rs232_tx_ff0     ;
reg                    rs232_tx_ff1     ;
reg                    rs232_tx_ff2     ;
wire                   tx_neg_flag      ;
reg                    add_flag         ;

reg   [ 13: 0]         cnt0             ;
reg   [  3: 0]         cnt1             ;
reg   [  9: 0]         cnt2             ;
reg   [  3: 0]         cnt3             ;
reg   [  2: 0]         cnt_0            ;
reg   [  2: 0]         cnt_1            ;

wire                   add_cnt0         ;
wire                   end_cnt0         ;
wire                   add_cnt1         ;
wire                   end_cnt1         ;
wire                   add_cnt2         ;
wire                   end_cnt2         ;
wire                   add_cnt3         ;
wire                   end_cnt3         ;

//查找表
always  @(posedge clk or negedge rst_n)begin
     if(rst_n==1'b0)begin
        baud_c <= 5208;
    end
    else begin
        case(baud_set)
            0:      baud_c = 14'd10416;
            1:      baud_c = 14'd5208 ;
            2:      baud_c = 14'd2604 ;
            3:      baud_c = 14'd1302 ;
            4:      baud_c = 14'd868  ;
            5:      baud_c = 14'd434  ;
            default:baud_c = 14'd5208 ;//默認9600bps
        endcase
    end   
end

//打兩拍 防止亞穩態，同時scan negedge
always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        rs232_tx_ff0 <= 1;
        rs232_tx_ff1 <= 1;
        rs232_tx_ff2 <= 1;
    end
    else begin
        rs232_tx_ff0 <= rs232_tx;
        rs232_tx_ff1 <= rs232_tx_ff0;
        rs232_tx_ff2 <= rs232_tx_ff1;
    end
end
//掃描下降沿
assign tx_neg_flag = rs232_tx_ff2 && !rs232_tx_ff1;

//計數標誌信號
always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        add_flag <= 0;
    end
    else if(tx_neg_flag) begin
        add_flag <= 1;
    end
    else if(rx_done)begin
    add_flag <= 0;
    end
end

//計數器，計數1bit數據長度
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt0 <= 0;
    end
    else if(add_cnt0)begin
        if(end_cnt0)
            cnt0 <= 0;
        else
            cnt0 <= cnt0 + 1'b1;
    end
end

assign add_cnt0 = add_flag;
assign end_cnt0 = add_cnt0 && cnt0==baud_c-1;

//計數器，計數8位接收數據長度
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        cnt1 <= 0;
    end
    else if(add_cnt1)begin
        if(end_cnt1)
            cnt1 <= 0;
        else
            cnt1 <= cnt1 + 1'b1;
    end
end

assign add_cnt1 = end_cnt0;
assign end_cnt1 = add_cnt1 && cnt1== 8;

//比特內部採樣點時鐘計數
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt2 <= 0;
    end
    else if(add_cnt2)begin
        if(end_cnt2)
            cnt2 <= 0;
        else
            cnt2 <= cnt2 + 1'b1;
    end
end

assign add_cnt2 = add_flag;       
assign end_cnt2 = add_cnt2 && (cnt2== (baud_c/16)-1 || end_cnt0);   

//一個bit數據中16個採樣點計數
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt3 <= 0;
    end
    else if(add_cnt3)begin
        if(end_cnt3)
            cnt3 <= 0;
        else
            cnt3 <= cnt3 + 1'b1;
    end
end

assign add_cnt3 = add_cnt2 && cnt2== (baud_c/16)-1;       
assign end_cnt3 = end_cnt0 || (end_cnt2 && cnt3==16-1);   

//比特內選取6個採樣點是0或1計數
always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        cnt_0 <= 0;
        cnt_1 <= 0;
    end
    else if(add_flag) begin
        if(cnt3>=6 && cnt3<=11)begin
            if(cnt2==baud_c/16/2 && rs232_tx_ff1==0)
                cnt_0 <= cnt_0 + 1'b1;
            else if(cnt2==baud_c/16/2 && rs232_tx_ff1==1)
                cnt_1 <= cnt_1 + 1'b1;
        end
        else if(end_cnt0)begin
            cnt_0 <= 0;
            cnt_1 <= 0;
        end

    end
    else begin
        cnt_0 <= 0;
        cnt_1 <= 0;
    end
end

//輸出並行數據data_byte
always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        data_byte <= 0;
    end
    else if(end_cnt0 && cnt1>0 && cnt1 <9) begin
        if(cnt_0 >= cnt_1)
            data_byte[cnt1-1] = 0;
        else if(cnt_0 < cnt_1)
            data_byte[cnt1-1] = 1;
    end
end

//輸出接收完成標誌信號
always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        rx_done <= 0;
    end
    else if(end_cnt1) begin
        rx_done <= 1;
    end
    else begin
        rx_done <= 0;
    end
end

endmodule

測試代碼如下：
 

`timescale 1 ns/ 1 ns
module UART_Byte_Rx_tb();
// constants                                           
// test vector input registers
reg [2:0] baud_set;
reg clk;
reg rs232_rx;
reg rst_n;
// wires                                               
wire [7:0]  data_byte;
wire rx_done;

parameter clk_period = 20;

// assign statements (if any)                          
UART_Byte_Rx i1 (
// port map - connection between master ports and signals/registers   
	.baud_set(baud_set),
	.clk(clk),
	.data_byte(data_byte),
	.rs232_rx(rs232_rx),
	.rst_n(rst_n),
	.rx_done(rx_done)
);

initial clk = 0;
always #(clk_period/2) clk = ~clk;

initial begin
	#1;
	rst_n = 0;
    baud_set = 0;
	rs232_rx = 1;
	#(clk_period*5);
	rst_n = 1;
    baud_set = 3'd1;
	#(clk_period*3);
	
	repeat(1)begin
	//發送0000_1010
	rs232_rx = 0;
	#(clk_period*5208);
	rs232_rx = 0;
	#(clk_period*5208*4);
	rs232_rx = 1;
	#(clk_period*5208);
	rs232_rx = 0;
	#(clk_period*5208);
	rs232_rx = 1;
	#(clk_period*5208);
	rs232_rx = 0;
	#(clk_period*5208);
	rs232_rx = 1;
	#(clk_period*5208);
	
	//發送1000_0101
	rs232_rx = 0;
	#(clk_period*5208);
	rs232_rx = 1;
	#(clk_period*5208);
	rs232_rx = 0;
	#(clk_period*5208*4);
	rs232_rx = 1;
	#(clk_period*5208);
	rs232_rx = 0;
	#(clk_period*5208);
	rs232_rx = 1;
	#(clk_period*5208);
	rs232_rx = 1;
	#(clk_period*5208);
	
	end
	#(clk_period*50);

	$stop;
end
endmodule

 其仿真圖形如下：

2.  串口發送模塊

這裏和串口接收模塊對應，發送的是8位數據，外加1位起始位和1位停止位。該模塊接口信號列表如下：
 

表：串口發送模塊接口信號列表
信號名稱 I/O 位數 功能描述
clk I 1 系統時鐘50MHz
rst_n I 1 系統復位
send_en I 1 發送使能
data_byte I 8 發送的數據
baud_set I 3 波特率設置
rs232_tx O 1 FPGA將數據轉換成串行數據發出
tx_done O 1 發送數據完畢標誌
uart_state O 1 串口發送狀態，1爲忙，0爲空閒

代碼如下：Uart_Byte_Tx.v

//-------------------------------------------------------------------
//https://blog.csdn.net/qq_33231534 phf的CSDN   
//File name:           Uart_Byte_Tx.v
//Last modified Date:  2020/5/22
//Last Version:        
//Descriptions:        串口發送模塊，8位數據位、1位起始位和1位停止位、無校驗位
//-------------------------------------------------------------------
module Uart_Byte_Tx(
    input                   clk         , //系統時鐘
    input                   rst_n       , //系統復位
    input                   send_en     , //發送使能
    input   [ 7 : 0 ]       data_byte   , //發送的數據
    input   [ 2 : 0 ]       baud_set    , //波特率設置
    output  reg             rs232_tx    , //FPGA將數據轉換成串行數據發出
    output  reg             tx_done     , //發送數據完畢標誌
    output  reg             uart_state    //串口發送狀態，1爲忙，0爲空閒
);


reg   [ 13: 0]         baud_c   ;//(4800bps-10416),(9600bps-5208),(19200bps-2604),
                                 //(38400bps-1302),(57600bps-868),(115200bps-434)
wire  [  9: 0]         data_out      ;
reg   [ 15: 0]         cnt0          ; //1bit數據長度計數
reg   [  3: 0]         cnt1          ; //發送一字節數據對每個字節計數
wire                   add_cnt0      ; //計數器cnt0加一條件
wire                   add_cnt1      ; //計數器cnt1加一條件
wire                   end_cnt0      ; //計數器cnt0結束條件
wire                   end_cnt1      ; //計數器cnt1結束條件
reg   [  7: 0]         data_byte_ff  ; //發送使能時將發送的數據寄存下來

//波特率查找表
always  @(posedge clk or negedge rst_n)begin
     if(rst_n==1'b0)begin
        baud_c <= 5208;
    end
    else begin
        case(baud_set)
            0:      baud_c = 14'd10416;
            1:      baud_c = 14'd5208 ;
            2:      baud_c = 14'd2604 ;
            3:      baud_c = 14'd1302 ;
            4:      baud_c = 14'd868  ;
            5:      baud_c = 14'd434  ;
            default:baud_c = 14'd5208 ;//默認9600bps
        endcase
    end
    
end

//串口狀態標誌，0爲空閒，1爲忙
always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        uart_state <= 0;
    end
    else if(send_en) begin
        uart_state <= 1;
    end
    else if(end_cnt1)begin
        uart_state <= 0;
    end
    else begin
        uart_state <= uart_state;
    end
end

//1bit數據長度計數
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt0 <= 0;
    end
    else if(add_cnt0)begin
        if(end_cnt0)
            cnt0 <= 0;
        else
            cnt0 <= cnt0 + 1'b1;
    end
end

assign add_cnt0 = uart_state==1;
assign end_cnt0 = add_cnt0 && cnt0== baud_c-1;

//發送一字節數據對每個字節計數
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        cnt1 <= 0;
    end
    else if(add_cnt1)begin
        if(end_cnt1)
            cnt1 <= 0;
        else
            cnt1 <= cnt1 + 1'b1;
    end
end

assign add_cnt1 = end_cnt0;
assign end_cnt1 = add_cnt1 && cnt1== 10-1;

//串口發送結束標誌
always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        tx_done <= 0;
    end
    else if(end_cnt1) begin
        tx_done <= 1;
    end
    else begin
        tx_done <= 0;
    end
end

//發送使能時將發送的數據寄存下來
always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        data_byte_ff <= 0;
    end
    else if(send_en) begin
        data_byte_ff <= data_byte;
    end
end

//發送串行數據到串口
always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        rs232_tx <= 1;
    end
    else if(uart_state && cnt0==0) begin
        rs232_tx <= data_out[cnt1];
    end
end
assign data_out = {1'b1,data_byte_ff,1'b0};

endmodule

測試代碼如下：

`timescale 1 ns/ 1 ns
module Uart_Byte_Tx_tb();
// constants                                           
// test vector input registers
reg [2:0] baud_set;
reg clk;
reg [7:0] data_byte;
reg rst_n;
reg send_en;
// wires                                               
wire rs232_tx;
wire tx_done;
wire uart_state;

parameter clk_period = 20;

// assign statements (if any)                          
Uart_Byte_Tx i1 (
// port map - connection between master ports and signals/registers   
	.baud_set(baud_set),
	.clk(clk),
	.data_byte(data_byte),
	.rs232_tx(rs232_tx),
	.rst_n(rst_n),
	.send_en(send_en),
	.tx_done(tx_done),
	.uart_state(uart_state)
);

initial clk = 1;
always #(clk_period/2) clk = ~clk;

initial begin
	rst_n = 0;
	baud_set = 3'd1;
	send_en = 0;
	data_byte = 0;
	#(clk_period*5);
	rst_n = 1;
	#(clk_period*5);
	
	send_en = 1;
	data_byte = 8'b0001_0100;
	#(clk_period);	
	send_en = 0;
	data_byte = 0;
	#(clk_period*5208*15);
	$stop;
end
                                              
endmodule

 仿真波形如下：

仿真驗證後符合設計要求。

 

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战斗的青春岁月 2020-07-02 03:03:25

基於FPGA的小數計算學習

1.前言 在展開學習之前，我先回答網友的一些提問，問題如下所示：    No.1：ARM、DSP、FPGA到底學習哪個好？        這個問題也是我上大學期間遇到過的問題，當年我的做法像小學的一篇文章《小貓釣魚》中的小花貓一樣，一會兒

战斗的青春岁月 2020-07-02 03:03:25

IC項目中svn使用經驗總結

一 svn權限 二 svn分支 三 項目中遇到的問題總結 svn內容太大怎麼解 svn的trunk經常不穩定怎麼解 svn merge 衝突的處理方式 四 疑問 svn使用者未及時提交代碼至trunk分支怎麼辦 提交代碼至

亓磊 2020-07-08 07:18:16

SOC頂層集成的一些想法

頂層集成的職責 debug手段 頂層集成的職責 clock PLL啓動順序。 所有PLL的工作狀態。比如lock和頻率信息等。 時鐘關鍵節點的工作狀態、頻率等。 clockgate等信息。 reset 要做好

亓磊 2020-07-08 07:18:16

Verilog/數電 知識點隨記（3）

一、2x1 MUX實現邏輯門（傳輸門可化簡） 各種邏輯門均可以使用三目運算符實現，三目運算符F = X?B:A 對應於2x1 MUX可見下圖。 1、與門：F=A?B:0；或門：F=A?1:B；非門：F=A?0:1；傳輸門：F

xidian_hxc 2020-07-06 08:23:58

【verilog】十一、m序列發生器

一、定義 m序列：最長線性反饋移位寄存器序列的簡稱。是一種僞隨機序列、僞噪聲碼。 僞隨機序列：不能預先確定但可以重複實現的序列。   二、原理   遞推方程： 特徵方程： x^i僅指明其係數代表ci的值，x本身的取值並無實際意義。

JifengZ9 2020-07-04 16:04:40

FPGA的基本組成結構

目前主流的FPGA芯片仍是基於查找表。FPGA芯片主要由以下6部分組成： （1）可編程輸入輸出單元（IOB） （2）基本可編程邏輯單元（CLB） （3）完整的時鐘管理模塊 （4）豐富的佈線資源 （5）嵌入式塊RAM （6）內嵌的底層功能單

vegetable_birds123 2020-07-03 19:17:24

【Verilog】generate和for循環的一些使用總結（1）

前言 之前使用generate和for時候一直糊里糊塗的使用，所以今天靜下心來總結一下，順便看看有哪些坑。 做一個模塊，輸入爲多路data通過bit map型vld信號作爲標記，輸出爲單路data，取多路信息中port num值最大的那一

moon9999 2020-07-03 17:27:37

ISE中進行綜合後時序查看

ISE中進行綜合後，查看生成的report，找到Timing Report部分。簡要分析如下： ====================================================================

向前一一步走 2020-07-01 20:57:33

verilog module 傳參數後，該模塊如何應用其參數

module  module_name  #(parameter  WD = 12)( 相關接口定義 ); always@(posedge clk or negedge rst_n)begin if(!rst_n)  x <= {WD{

向前一一步走 2020-07-01 20:57:33

歷史上最簡單的一道Java面試題，但至今還無人通過！

這可能是歷史上最簡單的一道java面試題了。 題目很簡單，完成代碼，判斷一個整數是否是奇數： public boolean isOdd(int i) 相信相當數量的人都已經在準備吐槽了，只要看過《編程珠璣》的人都知道這道題的答案

醉眼看君莫伤怀 2020-06-30 18:10:53

迅爲2K1000開發板支持WIFI/藍牙、SATA固態盤接口

硬件配置 國產龍芯處理器，雙核64位系統，板載2GDDR3內存，流暢運行Busybox、Buildroot、Loognix、QT5.12 系統!   接口全 板載4路USB HOST、2路千兆以

原創 2024-02-20 11:32:48

串口是怎樣傳輸數據的

✍概述 　　➹通過邏輯分析儀捕捉串口傳輸的數據來了解串口傳輸數據的實質。 　　 　　串行接口簡稱爲串口，串行接口 （Serial Interface）是指數據一位一位地順序傳送。實現雙向通信就需要一對傳輸線，即TX與RX線。 電路

Terry-M 2020-07-05 00:08:31