1.數據類型
input 對應的端口應當申明爲 reg,
output 對應的端口申明爲 wire,
2.仿真精度
`timescale 1ns/1ps
前面一個是代表時間單位,後面一個代表仿真時間精度。
1.數據類型
input 對應的端口應當申明爲 reg,
output 對應的端口申明爲 wire,
2.仿真精度
`timescale 1ns/1ps
前面一個是代表時間單位,後面一個代表仿真時間精度。
模塊是設計的基本單元,在Verilog中包括行爲建模(用於綜合和仿真)和結構建模(用於綜合) 在Verilog中,begin和end充當了C語言中大括號的角色,在這兩個關鍵詞之間是程序的內容部分; 模