1 Deterministic Latency
很多JESD204的系統包含多種多樣的數據處理單元，並且他們處於不同的時鐘域中，所以將導致無法確定的延遲。這些延遲將在鏈路層上電、斷電、復位時產生隨機的延遲。JESD204A沒有提供處理接口延遲的方法，而在JESD204B中提供了兩種機制（Subclass 1、Subclass 2）去解決延遲不定的問題。
數據鏈延遲定義爲：並行的數據幀放到TX device 到並行的數據幀從RX device輸出的時間差，這個時間差由frame clock 計算。延遲以frame clock爲單位，並且越小越好，同時必須在系統上電、斷電以及重新同步時，提供輔助的時間信息來滿足輸入的要求。
確定的數據鏈路延遲需要2個要求：
1． 在TX device，ILA(initial lane alignment)必須保持所有的lanes同時啓動，啓動的時間爲SYNC上升沿後的LMFC的第一個邊沿或者是設定好的LMFC週期。
2． 在RXdevice，輸入的數據必須緩存以消除TX SERDES lanes、物理通道、RX SREDES lanes帶來的延遲。 數據在LMFC的邊沿可以進行釋放。
TX device的發送和和RX device 緩存的釋放都會與LMFC對齊，因此固定的數據延遲決定於發送端與接收端LMCF的對齊程度。
爲了更好的實現固定延遲的協議，需要注意以下兩點：
1、 LFMC的週期必須大於數據鏈路的延遲。
2、 RX device的緩存區的緩存數據的時間必須大於數據鏈路的延遲。
3、 緩存區的大小在1到K之間。
以上3點是爲了保證在RX緩存區釋放數據時，所有的數據的發送數據都已經到達RX device。
最終的數據鏈的延遲將等於緩存區的大小*Tf。
1.1 EXAMPLE Implementation of deterministiclatency in RX devices
要保證JESD204B數據鏈路的固定延遲，要求RXdevice在LFMC邊沿到來之前可以緩存所有lanes上的ILA或者數據，但是釋放緩存區的數據必須保證以下幾個要求：
所有的lines上的數據必須有效，
如果RX buffers收到ILA序列，則認爲數據的是有效的。
如果RX buffer沒有收到ILA序列，RX buffer將在ILA序列發完後從新存儲數據，並且buffer會在4個multiframe clock釋放，因爲一個ILA（啓動序列）的長讀爲4。
數據鏈路層的的延遲可以表示爲：Delay_link = △T_LMFC = TX_delay + Lane_delay + RX_delay.
1.2 No Support for Determisitic Latency(Device Subclass 0) (Informative)
Subclass 0 是爲了向JESD204A兼容，所有沒有固定延遲的功能。
1.3 Deterministic Latency Using SYSREF (DeviceSubclass 1)
在Subclass 1中，TX與RXdevice的通過用device clock抓取SYSREF信號的上升沿對齊LMFC，所以高精度的SYSREF和device clock將可以使系統延遲的最小化，建議用TX或者RX的device clock生成SYSREF信號（不是必須的）！
由於SYSREF信號的模式多樣（periodic，one-shot(strobe-type,”gapped”periodic)），所以時鐘生成器也許無法生成所有類型的SYSREF。同時爲了適應系統，SYSREF可以關掉在正常的模式下，Subclss I必須滿足以下要求：
Ø RX Logic Devices必須有能力發出生成SYSREF信號的請求，時鐘生成模塊在接收到請求後，可以生成一個或者多個SYSREF脈衝給所有系統中的devices。如果使能，“generate SYSREF”請求信號可以在鏈路層發出重新同步的請求後的任何時間發出。
Ø TX Logic Devices必須有能力發出生成SYSREF信號的請求，時鐘生成模塊在接收到請求後，可以生成一個或者多個SYSREF脈衝給所有系統中的devices。如果使能，“generate SYSREF”請求信號可以在鏈路層發出重新同步的請求後的任何時間發出。
Ø TX和RXdevices必須有能力決定是否在下一個SYSREF的上升沿來臨時進行frame&multiframe clock的對齊，具體的實現決定於device，但是要滿足下列3個要求:
l 每一個被device捕獲SYSREF脈衝都必須用於是否判斷是否需要進行LMFC和frameclock的對齊。
l Device可以通過來自引腳或者控制接口的命令決定在下一個SYSREF的脈衝是否要進行LMFC和Local frame clock的對齊。
l Device可以通過來自引腳或者控制接口的命令去忽略以後所有的SYSREF脈衝信號。
NOTE：
Ø 對於Subclass 1devices，LMFC和Frame Clock的對齊於SYSREF只在device啓動、鏈路傳輸失敗、請求重新同步這3種情況下才是必須的，（也就是說在正常的數據傳送情況下，LMFC和Frame Clock與SYSREF對齊一次就可以了）。
Ø TX&RX devices必須給出device clock抓取SYSREF時，device clock的上升沿到LMFC上升沿的延遲。
1.4 EXAMPLE LMFC adjustment for deterministiclatency equal to multiframe period
延遲爲一個multiframe的情況下，fifo的深度必須爲K，同時要求fifo在multiframe clock的時鐘邊沿釋放。
圖32：TimingDiagram Illustration for deterministic latency equal to multiple of multiframeperiod
在圖32中，TX和RXdevices有相同的抓取SYSREF信號的deviceclock上升沿與LMFC上升沿的延遲。保證了LMFC在TX和RX的一致。
當RX device的所有lanes收到了code group synchronize信號時，RX device將在在LMFC的上升沿 將SYNC拉高，TX device收到SYNC拉高的信號後將在所有的lines發送ILA序列。RX device接收到ILA序列並存儲在並行的lane的緩存中，並且在下一個SYSREF的上升沿釋放所有lane的緩存。這樣保證了TX到RX的數據延遲剛好一個LMFC的時鐘週期。
1.5 EXAMPLE LMFC adjustment for minimizingdeterministic latency
爲了獲得最小的延遲或者減小緩存的空間，可以採用下面模式，其中RBD的值將小於K。
圖33：TimingDiagram Illustration for achieving minimum deterministic latency
在上述的模式中，數據緩存的釋放在所有的lane接收完成後的兩character後，保證了TX和RX之間的最小延遲。
1.6 Deterministic Latency Using SYNC~Detection (Device Subclass 2)
固定延遲在Subclass 2中的實現同樣依靠對齊TX和RX的LMFC實現，但是LMFC的對齊的方式是並沒有通過附加的SYSREF信號。在5.1和5.3中對LMFC對齊的描述除了不用SYSREF信號，其他的都是一致的。在Subclas 2中，SYNC信號將替代SYSREF信號，用來同步TX和RX的LMFC，因此TX同步SYNC信號的精度也直接決定LMFC的同步精度。在明確TX和RX的LMFC相位不同步的情況下，LMFC的同步必須通過以下兩種方式：
a、 對齊TX converter device 到RX logic device
b、 對齊RX converter device 到 TX logic device
Subclass 2 固定延遲的精確性決定於SYNC信號在接口上的精確的發送與採樣時序。在TX和RX鏈路層的結束部分，devices會分別介紹許多關於SYNC接口的SYNC信號發送和採樣的延遲，延遲的範圍的控制將可以大大系統的最高速度，圖38展示了各種系統中的延遲以及他們對時序餘量的影響。圖中TX的device clock = frame clock，並展示內部時鐘採樣SNYC的時序。如圖，可以看出，SYNC通過device clock 發送和採樣的PVT(隨溫度和環境變化的時序的變化)要小於通過內部的時鐘。速度最大化的目的就是讓PVT爲0。
圖34：PVTeffects on SYNC~ detection and generation
1.6.1 Principles of SYNC~ sampling
下面介紹的概念對於理解Subclass2有重要的意義。
1.6.2 SYNC~ generation at the RX device
SYNC信號由RX的內部的framce clock生成，並與LMFC對齊。TX通過SYNC信號同步RX的LMFC信號。一般情況下，SYNC由framce clock直接生成，同時SYNC也會與devcie clock對齊。
1.6.3 Adjustmentresolution and adjustment clock
在converterdevices中，LMFC相位通過adjustment resolution調整，adjustment resolution定義爲LMFC最小精度的相位調整，他由device中的最高頻率決定，他可以比converter deivce clock精度更高。以下是adjustmentclock的特性：
l Adjiustmentclock的週期與adjustment resolution的最小精度相同，並且可以通過編程調整。
l Converter local frame clock 和LMFC與adjustmentclock的上升沿對齊
l Adjustment clock的相位與device clock對齊，以便於與時序的測量。
如果adjustmentresolution 的精度高於converter device clock和frame clock，converter需要通過deviceclock生成一個高速的adjustment clock。圖39展示了adjustmentclock兩種可能的時序：
1、 converter device clock快於logic device clock，adjustment resolution通過converter device clock實現。
2、 當converter device clock 慢於 logic device clock，adjustment resolution 由logic device clock 決定。
NOTE：只有當adjustment resolution 的精度高於convert device clock時，converter LMFC 不必與device clock對齊。
圖34：Relationshipsbetween device clocks and adjustment clock, (a) converter device clock fasterthan logic device clock, (b) logic device clock faster than converter deviceclock
1.6.4 Detection resolution at the TX device
在TX端，SYNC同步與RX的LMFC， SYNC的同步的精度與採樣的頻率的最小週期相同，採樣頻率的週期應小於TX local frame clock。延遲的精度應該是採樣的精度應該高於或者等於內部調節的精度。這使得在TX中，採樣的頻率越高越好。
1.6.5 SYNC~ de-assertion detection and thedetection interval
RX和TX的device clock不會總對齊與frame clock，SYNC的採樣必須用TX的local frameclock。這樣就可能導致調整的精度小於採樣的精度，由於這個原因，這裏會多個採樣點在一個調整步驟裏。在這種情況下，採樣可以分成一個區間，該區間的大小與與調整的精度一樣，這個區間可以讓TX在採樣時的精度與調整的精度保持一致。這個區間有以下的特性：
l 採樣區間只有在採樣精度大於調整精度
l 採樣區間要等於調整精度
圖35展示了採樣區間是怎樣作用在一個DAC的鏈路層的，在這個例子中，Logic device 的採樣SYNC的時鐘爲frame clock。區間1中表示有效的點。？？？？？？？？？
圖35：Relationshipof detection interval to system signals (DAC link)
1.6.6 Master and slave configurations
Subclass 2包含了一對主從的配置在兩個device之間。在多個converter情況下，logic device 是唯一可以共用LMFC信號的，因此，LMFC信號是主設備的給所有從設備的參考，具體的配置如下：
1.6.7 ADC Master and slave configuration
在subclass2ADCdevice中，SYNC的同步精度取決於的ADC的採樣精度，如果ADC的LMFC的調整精度要高於frame clock的精度，那麼ADC會在同步後復位frameclock 和LMFC的相位，但是如果調整的精度小於framce clock 的精度，那麼調整的時鐘會對齊與framce clock且framce clock不需要復位。Local framce clock 和 LMFC的復位必須在一個確定的延遲，延遲的時間手冊給出，ADC可以編程SYNC是單脈衝還是週期信號。
例1：同步請求
在這模式下，ADC會採樣RX發送的SYNC信號，在groupsynchronization後，RX logic 會拉高 SYNC，ADC會復位LMFC和frame clock 以同步SYNC，ADC會繼續發送K28.5在LMFC和framce時鐘建立以後，並在下一個LMFC的邊沿發送ILA序列。
如圖41所示：
圖36：ADC reset as a resultof SYNC~ de-assertion detection
例2：
SYNC拉高可以用來同步，但是也可以用來報錯，所有的操作認爲是一致的，在ADC第一次看到SYNC拉高，如同例1一樣復位LMFC，隨後的SYNC的上升沿可以用於復位或者監測鏈路層的延遲。如果被要求固定的復位時，對於SYNC的採樣要考慮亞穩態的問題，後續的SYNC可以驗證當前的LMFC是否與對齊。如果發現未對齊，則可認爲該LMFC失鎖。每一個SYNC的拉高會導致所有行爲的復位，這就像系統一直工作在SYNC脈衝模式。後續的SYNC可以監測TX和RX的LMFC是否對齊，而檢測的方法可以簡單的檢測每個SYNC的邊沿與LMFC的邊沿是否對齊，如果不齊，則認爲失鎖，當detection resolution的精度高於時鐘SYNC接口同步的時間要求時（？？？？），一個可編程的窗口可以用來進行比較，最終，如果失鎖，ADC可以等待下一個SYNC進行下次的同步，也可以通過數據接口強行要求從新同步。