原创 Day6 窄帶隨機過程 高斯白噪聲和帶限白噪聲
一、窄帶隨機過程 若隨機過程ξ(t)的譜密度集中在中心頻率f₀附近相對窄的頻帶範圍△f內，即滿足△f<<fc條件，且fc遠離零頻率，則稱該ξ(t)爲窄帶隨機過程。實際上，大多數通信系統都是窄帶帶通型的，通過窄帶系統的信號或噪聲必然
2020-06-25 07:27:28
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原创 Day3 確知信號的類型、頻域性質和時域性質
一、確知信號的類型 確知信號指在定義域內的任意時刻都有確定的函數值，否則爲隨機信號或不確知信號。 （1）按照是否具有周期重複性 1）週期信號 每隔一定的時間間隔按相同的規律一致重複 2）非週期信號 #### （2）按照信號能量是
2020-06-25 07:27:28
原创 ARM CortexA9寄存器組織
一、簡介 （1）ARM Cortex系列處理器有40個32位的寄存器，其中包括33個通用寄存器和7個狀態寄存器，40箇中有18個可編程訪問的寄存器 （2）寄存器被安排成部分重疊的組，在不同的工作模式和處理器狀態下，程序員可以訪問的
2020-06-25 07:27:28
原创 Day 8 調製簡介和幾種線性調製方法（AM、DSB、SSB、VSB）
調製簡介–定義 目的 分類 爲什麼要進行調製？一般的原始電信號具有低通的特性（即低於截止頻率的信號通過，高於截止頻率的信號不能通過），而大多數信道具有帶通特性（即能通過某一頻率範圍內的頻率分量、但將其他範圍的頻率分量衰減到極低水平
2020-06-25 07:27:26
原创 高數中的取整函數
定義 高數中講y=[x]記爲取整函數。若設x爲任一實數，那麼不超過x的最大整數就記爲[x]。例：x=1.9 [x]=1 x=2 [x]=2 x=-1.3[x]=-2 [x]與x的一個關係式 設對x取整，則因爲這個函數相當於：
2020-06-25 07:27:24
原创 網絡安全數論基礎（1）歐幾里得算法
一、先介紹一下整除性和帶餘除法 整除性 設a、b、m均爲整數，若存在某個m使得a=mb成立，則稱非零數b整除a。換言之，若b除a沒有餘數，則認爲b整除a。b除a通常用b|a，我們說b是a的一個因子。 注：被除數÷除數=商。a除以b
2020-06-25 07:27:24
原创 分組交換和電路交換的計算問題
要傳送的報文共X（bit），從源站到目的站經過K短鏈路，每段鏈路的傳播時延爲d(s),數據率爲b(b/s),在電路交換時電路的建立時間爲s(s),在分組交換時分組長度爲p(bit)，且各結點的排隊等待時間可忽略不計，問在怎樣的條件
2020-06-25 07:27:24
原创 JavaScript 運算符與表達式
什麼是運算符和表達式 運算符：能夠完成數據計算的一組符號，比如，+、-、*、/ 表達式：由運算符和操作數組成的式子叫做表達式。每個表達式都有自己的值。 算術運算符 -可以表示減號，也可以表示負號 +可以表示加法，也可以用於字符串的
2020-05-19 21:53:04
原创 Verilog HDL任務、函數
在VerilogHDL中，用戶可以定義任務和函數，還內置了一些系統任務和系統函數用於實現某些特定的操作。 任務和函數的關鍵字分別是：task和function。利用任務和函數可以把一個大的程序模塊分解成許多小的任務和函數。 任務
2020-05-07 05:38:12
原创 用戶定義原語UDP和模塊調用
UDP定義 與模塊處於同一層次，所以UDP定義不能出現在模塊之內。用戶可以定義自己設計的基本邏輯元件的功能。 語法形式： 注：1.輸入端口最多有10個 2.輸出端口只有一個 3.UDP所有端口變量必須是標量，也就是必須是1位 的
2020-04-29 20:04:27
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原创 RFID數據的完整性
RFID中的校驗和數據傳輸 （1）奇偶校驗 對出錯概率進行統計，發現70%-80%的錯誤是1位錯誤。在實際應用中，多采用奇校驗，因爲奇校驗碼實現簡單。 （2）CRC循環冗餘檢驗 原來用在磁盤中 RFID數據傳輸的防碰撞問題 產生原
2020-04-29 20:04:27
原创 傳感網-App開發
IoT studio的App可視化搭建 Android開發以Java爲主要開發語言 iOS開發，以Swift爲主要開發語言，提供了Xcode集成開發工具 IoT Studio移動搭建能力對比 before App原型界面設計 交互
2020-04-29 20:04:27
原创 簡述什麼是衝突域和廣播域，集線器、交換機、路由器分別如何分割衝突域和廣播域？
衝突域（collision domain) 在以太網中，如果某個CSMA/CD網絡上的兩臺計算機在同時通信時會發生衝突，那麼這個CSMA/CD網絡就是一個衝突域。如果以太網中的各個網段以中繼器連接，因爲不能避免衝突，所以它們仍然是
2020-04-27 03:45:13
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原创 VerilogHDL內置基元
26個內置單元。 基本門電路、上拉電阻、下拉電阻、MOS開關和雙向開關 （1）多輸入門 （2）多輸出門 （3）三態門 （4）上拉、下拉電阻 （5）MOS開關：cmos、rcmos、nmos、pmos，rnmos、rpmos （6）
2020-04-23 19:30:12
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原创 JavaScript概述與語法基礎
JS：運行於JS解釋器/引擎中的解釋型腳本語言。 解釋型：運行之前是不需要編譯的，運行之前不會檢查錯誤，知道碰到錯誤爲止。 運行環境：1.獨立安裝的JS解釋器（NodeJS） 2.嵌入在瀏覽器內核中的JS解釋器 JS的組成 1.核
2020-04-23 19:30:12