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背景： 集成電路設計軟件目前在世界上只有幾家公司在做，普遍分佈在歐美等國家，中國的集成電路設計軟件長期依賴於盜版和進口。“工欲善其事，必先利其器”，中國要想大力發展集成電路產業，首先要有自主知識產權的集成電路設計工具。Robei
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CVS，SVN，Git Git使用多個分佈式存儲庫，基於改變集進行歷史跟蹤。 步驟：安裝，建立Git存儲庫，向庫中添加內容，操作庫中文件，合併，其他。 GNU/Linux環境編程一書 Gnuplot古老但流行的可視化程序，可與Ru
sudo add-apt-repository "deb http://archive.canonical.com/ lucid partner" add-apt-repository ppa:ferramroberto/java
靜態時序分析之TimeQuest篇 博主微信：flm13724054952，不懂的有疑惑的也可以加微信諮詢，歡迎大家前來投稿，謝謝！ 引言介紹 無論是芯片設計還是FPGA設計到應用的物理實現，其過程都必須經歷DC過程（從代碼映射到
FPGA的異步復位與同步復位 博主微信：flm13724054952，不懂的有疑惑的也可以加微信諮詢，歡迎大家前來投稿，謝謝！ 引言 在做FPGA或者數字IC電路設計的時候，無法避免的一個問題就是電路的復位設計，電路的復位方式一般
在Verilog學習中常用的編碼方式有二進制編碼(Binary)、格雷碼(Gray-code)編碼、獨熱碼(One-hot)編碼，對於新手來說，搞不清楚編碼爲什麼要分這麼多格式？統一用一種格式不好嗎？那麼現在就來看看這三種編
在學習FPGA時，會使用到Quartus軟件，這個軟件生成的文件非常多，常常一個很簡單的功能，生成的工程文件夾就有幾十兆，在工程複製和存儲時非常佔用空間，那麼能不能在調試完工程之後，把沒用的中間文件刪掉，只留下關鍵文件就
在U-boot下可以通過md和mw命令操作DDR內存，具體用法如下： mw命令格式：
最近一直在學習FPGA時序約束的內容，看了很多的教程。所以想用這篇去整理一下思路。好讓自己能夠堅持下去。 學習時序分析都離不開一個節點對節點的模型，如下圖； 這個模型是FPGA時序分析的基礎模型，描述數據在兩個寄存器間傳輸的一般
1. ZYNQ 概述 2. AXI 概述 AXI (Advanced eXtensible Interface)是xilinx 從6系列fpga開始引入的一個接口協議，主要描述了主設備和從設備之間的數據傳輸方式。主設備和從設備之間通過
基於ZYNQ的UDP實現項目簡述UDP簡述PL端設計PS端設計下板測試總結 項目簡述 前面的文章講解了TCP客戶機與主機在ZYNQ上面的實現，其實說白了就是調用現成的API函數，這點與FPGA的設計其安全不同，因爲進行FPGA設計
基於ZYNQ的TCP Server實現項目描述PL端設計PS端設計下板測試總結 項目描述 上一篇文章我們講解了ZYNQ做Client來進行與PC機進行通信，那麼相應的ZYNQ就可以做Server來進行與PC機得通信，此時PC機就是
模塊是設計的基本單元，在Verilog中包括行爲建模（用於綜合和仿真）和結構建模（用於綜合） 在Verilog中，begin和end充當了C語言中大括號的角色，在這兩個關鍵詞之間是程序的內容部分； 模
