DDR2佈線規則

疊層設置：

1、對於同一組數據線及其對應的DQ STROBE線，如DQ[7：0]、DM0與DQS0、DQS0#，應布在同一層，以減小信號skew。

2、 DDR2信號線的參考平面最好是選擇地平面（尤其是時鐘線），如果基於成本考慮，不得不選用電源層作爲參考面，則DDR2供電電源平面需包圍整個DDR2走線範圍，且邊緣要留有餘量，電源與地平面間的阻抗在整個帶寬範圍內要足夠低。

線長匹配：

1、走線增加一個過孔，大概相當於增加了90mil的傳輸線長度。

2、對於走線長度應把封裝內部引線長度計算在內。

3、各信號線的長度匹配如下表：（控制線：CS、CKE、ODT；命令線：Address、Bank Address、RAS、CAS、WE；數據線：DQ、DM）

4、時鐘信號差分對的長度差應控制在5mil以內。

5、在能夠滿足佈線空間的情況下，走線長度越短越好，一般控制在5000mil以內，可以以時鐘線作爲參考線。

串擾：

1、對於蛇行走線，各線段之間的間距應至少爲走線寬度的兩倍（邊沿到邊沿）。

2、 DDR2信號線與非DDR2信號線之間的間距應大於25mil。

3、時鐘、DQS等差分線與其它DDR2信號線的間距應大於20mil。

4、同一組命令線，同一組控制線或同一組數據線間的走線間距應大於走線寬度1.5倍（最好2倍以上），而不同組間的信號線間距應大於走線寬度的2倍（最好3倍以上）。

5、在扇出線區域，由於空間限制，不能滿足走線寬度和間距要求時，可適當減小走線寬度及減小走線間距，但該扇出線長度應小於500mil。

6、扇出線過孔應儘量靠近焊盤，如有可能，最好打焊盤孔。

7、每條信號線的過孔數最好不要超過兩個。

8、 VREF參考電壓線要有足夠低的阻抗，且與其它DDR2信號線的間距大於25mil。

阻抗匹配：

1、 DDR2 800信號走線單端阻抗應設置成50Ω

2、對於控制命令線、時鐘線要進行阻抗匹配，可採用源端串聯匹配或末端並聯匹配。（源端匹配具有較小的驅動功率，但上升沿時間是末端匹配的兩倍，且一般驅動器的HI和LO驅動電阻不一樣，較難得到精確的匹配阻值，源端匹配一般只適合於點對點拓撲）。

3、對於單端信號線，源端端接電阻加驅動電阻值等於走線阻抗；而末端端接電阻等於走線阻抗，端接電壓爲DDR2供電電壓的一半，通常需使用專用的DDR2端接穩壓電源，在整個帶寬範圍內具有低阻抗，高動態響應能力等性能。

4、 Clock、data strobe等差分信號線應儘量設計成緊耦合差分對，即差分對內間距應小於走線寬度。走線應對稱，如同時改變線寬，同時打過孔等。

5、對於Clock差分信號線，如有兩個負載，則各分支線長度應儘量短且對稱，每條分支線末端用200Ω電阻進行並聯端接。

6、並聯端接電阻的走線長度應控制在250mil以內。對於點對點拓撲的末端端接電阻，應放在接收器後面。

對於控制命令線，如有多個負載，應採用星型連接，各分支線長度應短且對稱，並在分支點進行阻抗匹配，阻值等於走線阻抗。（如圖：其中L2大於250mil，小於1500mil；L3小於250mil；各分支對稱段的長度偏差應小於50mil）

8、有時爲降低功耗，可以關閉ODT功能，此時，對於點對點拓撲的數據線，可以在DDR端進行串聯端接；而對控制命令線不做匹配，但要加大走線間距。（不推薦使用）

寄存器設置：

1、在讀數據時，打開主控端的ODT，關閉DDR2端的 ODT；而在寫數據時，則相反；數據線空閒時，則關閉兩端的ODT。

2、對於DDR2 800，設置寄存器，使主控端和DDR2端的ODT阻值爲50Ω。

3、一般通過調整輸出驅動強度以達到最好的信號質量；時鐘線、命令線、數據線的延時一般可以獨立調節，以滿足時序要求。