reg[31:0]mem[255:0]感覺很二？？？？？？？？？？？？？？？？？？？

定義了存儲器數組 

                             reg[31:0]mem[255:0]

                            always@(posedge clk)
                                        if(!rst)
                                                     begin
                                                           counter<=3'd0;
                                                      end
                                       else
                                               counter<=counter+1;

                        always@(posedge clk)
                                   begin
                                    mem[counter]<=datain;
                                   dataout<=mem[counter];
                             end
             

本來以爲這麼弄的話，輸出dataout與輸入datain只是相差一個時鐘節拍，但是實際上dataout讀取mem是當mem中存儲滿了纔開始讀取的。有圖爲證。只是覺得好不自在。同仁們認爲呢？？？？