確認verilog的可綜合性是所有數字前端工程師必備的技能，否則代碼根本走不到綜合這一步。轉載這篇文章的目的就在於此。
最近複習verilog的過程中發現很多我不清楚的細節和技巧，如果發現有價值的也會分享上來。
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（1）所有綜合工具都支持的結構：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
（2）所有綜合工具都不支持的結構：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
（3）有些工具支持有些工具不支持的結構：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。
建立可綜合模型的原則
要保證Verilog HDL賦值語句的可綜合性，在建模時應注意以下要點：
（1）不使用initial。
（2）不使用#10。
（3）不使用循環次數不確定的循環語句，如forever、while等。
（4）不使用用戶自定義原語（UDP元件）。
（5）儘量使用同步方式設計電路。
（6）除非是關鍵路徑的設計，一般不採用調用門級元件來描述設計的方法，建議採用行爲語句來完成設計。
（7）用always過程塊描述組合邏輯，應在敏感信號列表中列出所有的輸入信號。
（8）所有的內部寄存器都應該能夠被複位，在使用FPGA實現設計時，應儘量使用器件的全局復位端作爲系統總的復位。
（9）對時序邏輯描述和建模，應儘量使用非阻塞賦值方式。對組合邏輯描述和建模，既可以用阻塞賦值，也可以用非阻塞賦值。但在同一個過程塊中，最好不要同時用阻塞賦值和非阻塞賦值。
（10）不能在一個以上的always過程塊中對同一個變量賦值。而對同一個賦值對象不能既使用阻塞式賦值，又使用非阻塞式賦值。
（11）如果不打算把變量推導成鎖存器，那麼必須在if語句或case語句的所有條件分支中都對變量明確地賦值。
（12）避免混合使用上升沿和下降沿觸發的觸發器。
（13）同一個變量的賦值不能受多個時鐘控制，也不能受兩種不同的時鐘條件（或者不同的時鐘沿）控制。
（14）避免在case語句的分支項中使用x值或z值。
不可綜合verilog語句2009-04-14 19:33
1、initial 只能在test bench中使用，不能綜合。（我用ISE9.1綜合時，有的簡單的initial也可以綜合，不知道爲什麼）2、events event在同步test bench時更有用，不能綜合。3、real
不支持real數據類型的綜合。
4、time
不支持time數據類型的綜合。
5、force 和release
不支持force和release的綜合。
6、assign 和deassign
不支持對reg 數據類型的assign或deassign進行綜合，支持對wire數據類型的assign或deassign進行綜合。
7、fork join
不可綜合，可以使用非塊語句達到同樣的效果。
8、primitives
支持門級原語的綜合，不支持非門級原語的綜合。
9、table
不支持UDP 和table的綜合。
10、敏感列表裏同時帶有posedge和negedge
如：always @(posedge clk or negedge clk) begin...end
這個always塊不可綜合。
11、同一個reg變量被多個always塊驅動
12、延時
以#開頭的延時不可綜合成硬件電路延時，綜合工具會忽略所有延時代碼，但不會報錯。
如：a=#10 b;
這裏的#10是用於仿真時的延時，在綜合的時候綜合工具會忽略它。也就是說，在綜合的時候上式等同於a=b;
13、與X、Z的比較
可能會有人喜歡在條件表達式中把數據和X(或Z)進行比較，殊不知這是不可綜合的，綜合工具同樣會忽略。所以要確保信號只有兩個狀態：0或1。
如：
1 module synthesis_compare_xz (a,b);
2 output a;
3 input b;
4 reg a;
5
6 always @ (b)
7 begin
8 if ((b == 1'bz) || (b == 1'bx)) begin
9 a = 1;
10 end else begin
11 a = 0;
12 end
13 end
14
15 endmodule