1 、如何選擇 PCB 板材？
選擇 PCB 板材必須在滿足設計需求和可量產性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的 PCB 板子 ( 大於 GHz 的頻率 ) 時這材質問題會比較重要。例如，現在常用的 FR-4 材質，在幾個 GHz 的頻率時的介質損 (dielectric loss) 會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數 (dielectric constant) 和介質損在所設計的頻率是否合用。
2 、如何避免高頻干擾？
避免高頻干擾的基本思路是儘量降低高頻信號電磁場的干擾，也就是所謂的串擾 (Crosstalk) 。可用拉大高速信號和模擬信號之間的距離，或加 ground guard/shunt traces 在模擬信號旁邊。還要注意數字地對模擬地的噪聲干擾。
3 、在高速設計中，如何解決信號的完整性問題？
信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗 (output impedance) ，走線的特性阻抗，負載端的特性，走線的拓樸 (topology) 架構等。解決的方式是 * 端接 (termination) 與調整走線的拓樸。
4 、差分佈線方式是如何實現的？
差分對的佈線有兩點要注意，一是兩條線的長度要儘量一樣長，另一是兩線的間距 ( 此間距由差分阻抗決定 ) 要一直保持不變，也就是要保持平行。平行的方式有兩種，一爲兩條線走在同一走線層 (side-by-side) ，一爲兩條線走在上下相鄰兩層 (over-under) 。一般以前者 side-by-side 實現的方式較多。
5 、對於只有一個輸出端的時鐘信號線，如何實現差分佈線？
要用差分佈線一定是信號源和接收端也都是差分信號纔有意義。所以對只有一個輸出端的時鐘信號是無法使用差分佈線的。
6 、接收端差分線對之間可否加一匹配電阻？
接收端差分線對間的匹配電阻通常會加 , 其值應等於差分阻抗的值。這樣信號品質會好些。
7 、爲何差分對的佈線要 * 近且平行？
對差分對的佈線方式應該要適當的 * 近且平行。所謂適當的 * 近是因爲這間距會影響到差分阻抗 (differential impedance) 的值 , 此值是設計差分對的重要參數。需要平行也是因爲要保持差分阻抗的一致性。若兩線忽遠忽近 , 差分阻抗就會不一致 , 就會影響信號完整性 (signal integrity) 及時間延遲 (timing delay) 。
8 、如何處理實際佈線中的一些理論衝突的問題
1. 基本上 , 將模 / 數地分割隔離是對的。 要注意的是信號走線儘量不要跨過有分割的地方 (moat), 還有不要讓電源和信號的迴流電流路徑 (returning current path) 變太大。
2. 晶振是模擬的正反饋振盪電路 , 要有穩定的振盪信號 , 必須滿足 loop gain 與 phase 的規範 , 而這模擬信號的振盪規範很容易受到干擾 , 即使加 ground guard traces 可能也無法完全隔離干擾。 而且離的太遠 , 地平面上的噪聲也會影響正反饋振盪電路。 所以 , 一定要將晶振和芯片的距離進可能 * 近。
3. 確實高速佈線與 EMI 的要求有很多衝突。 但基本原則是因 EMI 所加的電阻電容或 ferrite bead, 不能造成信號的一些電氣特性不符合規範。 所以 , 最好先用安排走線和 PCB 疊層的技巧來解決或減少 EMI 的問題 , 如高速信號走內層。 最後才用電阻電容或 ferrite bead 的方式 , 以降低對信號的傷害。
9 、如何解決高速信號的手工佈線和自動佈線之間的矛盾？
現在較強的佈線軟件的自動佈線器大部分都有設定約束條件來控制繞線方式及過孔數目。 各家 EDA 公司的繞線引擎能力和約束條件的設定項目有時相差甚遠。 例如 , 是否有足夠的約束條件控制蛇行線 (serpentine) 蜿蜒的方式 , 能否控制差分對的走線間距等。 這會影響到自動佈線出來的走線方式是否能符合設計者的想法。 另外 , 手動調整佈線的難易也與繞線引擎的能力有絕對的關係。 例如 , 走線的推擠能力 , 過孔的推擠能力 , 甚至走線對敷銅的推擠能力等等。 所以 , 選擇一個繞線引擎能力強的佈線器 , 纔是解決之道。
10 、關於 test coupon 。
test coupon 是用來以 TDR (Time Domain Reflectometer) 測量所生產的 PCB 板的特性阻抗是否滿足設計需求。 一般要控制的阻抗有單根線和差分對兩種情況。 所以， test coupon 上的走線線寬和線距 ( 有差分對時 ) 要與所要控制的線一樣。 最重要的是測量時接地點的位置。 爲了減少接地引線 (ground lead) 的電感值， TDR 探棒 (probe) 接地的地方通常非常接近量信號的地方 (probe tip) ， 所以， test coupon 上量測信號的點跟接地點的距離和方式要符合所用的探棒。
11 、在高速 PCB 設計中，信號層的空白區域可以敷銅，而多個信號層的敷銅在接地和接電源上應如何分配？
一般在空白區域的敷銅絕大部分情況是接地。 只是在高速信號線旁敷銅時要注意敷銅與信號線的距離， 因爲所敷的銅會降低一點走線的特性阻抗。 也要注意不要影響到它層的特性阻抗， 例如在 dual stripline 的結構時。
12 、是否可以把電源平面上面的信號線使用微帶線模型計算特性阻抗？電源和地平面之間的信號是否可以使用帶狀線模型計算？
是的， 在計算特性阻抗時電源平面跟地平面都必須視爲參考平面。 例如四層板 : 頂層 - 電源層 - 地層 - 底層， 這時頂層走線特性阻抗的模型是以電源平面爲參考平面的微帶線模型。
13 、在高密度印製板上通過軟件自動產生測試點一般情況下能滿足大批量生產的測試要求嗎？
一般軟件自動產生測試點是否滿足測試需求必須看對加測試點的規範是否符合測試機具的要求。另外，如果走線太密且加測試點的規範比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。
14 、添加測試點會不會影響高速信號的質量？
至於會不會影響信號質量就要看加測試點的方式和信號到底多快而定。基本上外加的測試點 ( 不用線上既有的穿孔 (via or DIP pin) 當測試點 ) 可能加在線上或是從線上拉一小段線出來。前者相當於是加上一個很小的電容在線上，後者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率 (edge rate) 有關。影響大小可透過仿真得知。原則上測試點越小越好 ( 當然還要滿足測試機具的要求 ) 分支越短越好。
15 、若干 PCB 組成系統，各板之間的地線應如何連接？
各個 PCB 板子相互連接之間的信號或電源在動作時，例如 A 板子有電源或信號送到 B 板子，一定會有等量的電流從地層流回到 A 板子 ( 此爲 Kirchoff current law) 。這地層上的電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環路，尤其是電流較大的部分，調整地層或地線的接法，來控制電流的走法 ( 例如，在某處製造低阻抗，讓大部分的電流從這個地方走 ) ，降低對其它較敏感信號的影響。
16 、能介紹一些國外關於高速 PCB 設計的技術書籍和資料嗎？
現在高速數字電路的應用有通信網路和計算機等相關領域。在通信網路方面， PCB 板的工作頻率已達 GHz 上下，迭層數就我所知有到 40 層之多。計算機相關應用也因爲芯片的進步，無論是一般的 PC 或服務器 (Server) ，板子上的最高工作頻率也已經達到 400MHz ( 如 Rambus) 以上。因應這高速高密度走線需求，盲埋孔 (blind/buried vias) 、 mircrovias 及 build-up 製程工藝的需求也漸漸越來越多。 這些設計需求都有廠商可大量生產。
以下提供幾本不錯的技術書籍：
1.Howard W. Johnson ，“ High-Speed Digital Design – A Handbook of Black Magic ”；
2.Stephen H. Hall ，“ High-Speed Digital System Design ”；
3.Brian Yang ，“ Digital Signal Integrity ”；
4.Dooglas Brook ，“ Integrity Issues and printed Circuit Board Design ”。
17 、兩個常被參考的特性阻抗公式：
a. 微帶線 (microstrip)
Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中， W 爲線寬， T 爲走線的銅皮厚度， H 爲走線到參考平面的距離， Er 是 PCB 板材質的介電常數 (dielectric constant) 。此公式必須在 0.1<(W/H)<2.0 及 1<(Er)<15 的情況才能應用。
b. 帶狀線 (stripline)
Z=[60/sqrt(Er)]ln{4H/[0.67 π (T+0.8W)]} 其中， H 爲兩參考平面的距離，並且走線位於兩參考平面的中間。此公式必須在 W/H<0.35 及 T/H<0.25 的情況才能應用。
18 、差分信號線中間可否加地線？
差分信號中間一般是不能加地線。因爲差分信號的應用原理最重要的一點便是利用差分信號間相互耦合 (coupling) 所帶來的好處，如 flux cancellation ，抗噪聲 (noise immunity) 能力等。若在中間加地線，便會破壞耦合效應。
19 、剛柔板設計是否需要專用設計軟件與規範？國內何處可以承接該類電路板加工？
可以用一般設計 PCB 的軟件來設計柔性電路板 (Flexible Printed Circuit) 。一樣用 Gerber 格式給 FPC 廠商生產。由於製造的工藝和一般 PCB 不同，各個廠商會依據他們的製造能力會對最小線寬、最小線距、最小孔徑 (via) 有其限制。除此之外，可在柔性電路板的轉折處鋪些銅皮加以補強。至於生產的廠商可上網“ FPC ”當關鍵詞查詢應該可以找到。
20 、適當選擇 PCB 與外殼接地的點的原則是什麼？
選擇 PCB 與外殼接地點選擇的原則是利用 chassis ground 提供低阻抗的路徑給迴流電流 (returning current) 及控制此迴流電流的路徑。例如，通常在高頻器件或時鐘產生器附近可以借固定用的螺絲將 PCB 的地層與 chassis ground 做連接，以儘量縮小整個電流回路面積，也就減少電磁輻射。
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21 、電路板 DEBUG 應從那幾個方面着手？
就數字電路而言，首先先依序確定三件事情：
1. 確認所有電源值的大小均達到設計所需。有些多重電源的系統可能會要求某些電源之間起來的順序與快慢有某種規範。
2. 確認所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調 (non-monotonic) 的問題。
3. 確認 reset 信號是否達到規範要求。
這些都正常的話，芯片應該要發出第一個週期 (cycle) 的信號。接下來依照系統運作原理與 bus protocol 來 debug 。
22 、在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高 PCB 的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使阻抗無法降低，請專家介紹在高速（ >100MHz ）高密度 PCB 設計中的技巧 ?
在設計高速高密度 PCB 時，串擾 (crosstalk interference) 確實是要特別注意的，因爲它對時序 (timing) 與信號完整性 (signal integrity) 有很大的影響。以下提供幾個注意的地方：
1. 控制走線特性阻抗的連續與匹配。
2. 走線間距的大小。一般常看到的間距爲兩倍線寬。可以透過仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結果可能不同。
3. 選擇適當的端接方式。
4. 避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因爲這種串擾比同層相鄰走線的情形還大。
5. 利用盲埋孔 (blind/buried via) 來增加走線面積。但是 PCB 板的製作成本會增加。
在實際執行時確實很難達到完全平行與等長，不過還是要儘量做到。除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。
23 、模擬電源處的濾波經常是用 LC 電路。但是爲什麼有時 LC 比 RC 濾波效果差？
LC 與 RC 濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。 因爲電感的感抗 (reactance) 大小與電感值和頻率有關。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如 RC 。但是，使用 RC 濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。
24 、濾波時選用電感，電容值的方法是什麼？
電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應能力。如果 LC 的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經此電感的速度，增加紋波噪聲 (ripple noise) 。
電容值則和所能容忍的紋波噪聲規範值的大小有關。紋波噪聲值要求越小，電容值會較大。而電容的 ESR/ESL 也會有影響。
另外，如果這 LC 是放在開關式電源 (switching regulation power) 的輸出端時，還要注意此 LC 所產生的極點零點 (pole/zero) 對負反饋控制 (negative feedback control) 迴路穩定度的影響。
25 、如何儘可能的達到 EMC 要求，又不致造成太大的成本壓力？
PCB 板上會因 EMC 而增加的成本通常是因增加地層數目以增強屏蔽效應及增加了 ferrite bead 、 choke 等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機構上的屏蔽結構才能使整個系統通過 EMC 的要求。以下僅就 PCB 板的設計技巧提供幾個降低電路產生的電磁輻射效應。
1 、儘可能選用信號斜率 (slew rate) 較慢的器件，以降低信號所產生的高頻成分。 2 、注意高頻器件擺放的位置，不要太 * 近對外的連接器。
3 、注意高速信號的阻抗匹配，走線層及其迴流電流路徑 (return current path) ， 以減少高頻的反射與輻射。
4 、在各器件的電源管腳放置足夠與適當的去耦合電容以緩和電源層和地層上的噪聲。特別注意電容的頻率響應與溫度的特性是否符合設計所需。
5 、對外的連接器附近的地可與地層做適當分割，並將連接器的地就近接到 chassis ground 。
6 、可適當運用 ground guard/shunt traces 在一些特別高速的信號旁。但要注意 guard/shunt traces 對走線特性阻抗的影響。
7 、電源層比地層內縮 20H ， H 爲電源層與地層之間的距離。
26 、當一塊 PCB 板中有多個數 / 模功能塊時，常規做法是要將數 / 模地分開，原因何在？
將數 / 模地分開的原因是因爲數字電路在高低電位切換時會在電源和地產生噪聲，噪聲的大小跟信號的速度及電流大小有關。如果地平面上不分割且由數字區域電路所產生的噪聲較大而模擬區域的電路又非常接近，則即使數模信號不交 * ， 模擬的信號依然會被地噪聲干擾。也就是說數模地不分割的方式只能在模擬電路區域距產生大噪聲的數字電路區域較遠時使用。
27 、另一種作法是在確保數 / 模分開佈局，且數 / 模信號走線相互不交 * 的情況下，整個 PCB 板地不做分割，數 / 模地都連到這個地平面上。道理何在？
數模信號走線不能交 * 的要求是因爲速度稍快的數字信號其返回電流路徑 (return current path) 會盡量沿着走線的下方附近的地流回數字信號的源頭，若數模信號走線交 * ，則返回電流所產生的噪聲便會出現在模擬電路區域內。
28 、在高速 PCB 設計原理圖設計時，如何考慮阻抗匹配問題？
在設計高速 PCB 電路時，阻抗匹配是設計的要素之一。而阻抗值跟走線方式有絕對的關係， 例如是走在表面層 (microstrip) 或內層 (stripline/double stripline) ，與參考層 ( 電源層或地層 ) 的距離，走線寬度， PCB 材質等均會影響走線的特性阻抗值。也就是說要在佈線後才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數學算法的限制而無法考慮到一些阻抗不連續的佈線情況，這時候在原理圖上只能預留一些 terminators( 端接 ) ，如串聯電阻等，來緩和走線阻抗不連續的效應。真正根本解決問題的方法還是佈線時儘量注意避免阻抗不連續的發生。
29 、哪裏能提供比較準確的 IBIS 模型庫？
IBIS 模型的準確性直接影響到仿真的結果。基本上 IBIS 可看成是實際芯片 I/O buffer 等效電路的電氣特性資料，一般可由 SPICE 模型轉換而得 ( 亦可採用測量， 但限制較多 ) ，而 SPICE 的資料與芯片製造有絕對的關係，所以同樣一個器件不同芯片廠商提供，其 SPICE 的資料是不同的，進而轉換後的 IBIS 模型內之資料也會隨之而異。也就是說，如果用了 A 廠商的器件，只有他們有能力提供他們器件準確模型資料，因爲沒有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的 IBIS 不準確， 只能不斷要求該廠商改進纔是根本解決之道。
30 、在高速 PCB 設計時，設計者應該從那些方面去考慮 EMC 、 EMI 的規則呢？
一般 EMI/EMC 設計時需要同時考慮輻射 (radiated) 與傳導 (conducted) 兩個方面 . 前者歸屬於頻率較高的部分 (>30MHz) 後者則是較低頻的部分 (<30MHz). 所以不能只注意高頻而忽略低頻的部分 .
一個好的 EMI/EMC 設計必須一開始佈局時就要考慮到器件的位置 , PCB 迭層的安排 , 重要聯機的走法 , 器件的選擇等 , 如果這些沒有事前有較佳的安排 , 事後解決則會事倍功半 , 增加成本 . 例如時鐘產生器的位置儘量不要 * 近對外的連接器 , 高速信號儘量走內層並注意特性阻抗匹配與參考層的連續以減少反射 , 器件所推的信號之斜率 (slew rate) 儘量小以減低高頻成分 , 選擇去耦合 (decoupling/bypass) 電容時注意其頻率響應是否符合需求以降低電源層噪聲 . 另外 , 注意高頻信號電流之迴流路徑使其迴路面積儘量小 ( 也就是迴路阻抗 loop impedance 儘量小 ) 以減少輻射 . 還可以用分割地層的方式以控制高頻噪聲的範圍 . 最後 , 適當的選擇 PCB 與外殼的接地點 (chassis ground) 。
31 、如何選擇 EDA 工具？
目前的 pcb 設計軟件中，熱分析都不是強項，所以並不建議選用，其它的功能 1.3.4 可以選擇 PADS 或 Cadence 性能價格比都不錯。
PLD 的設計的初學者可以採用 PLD 芯片廠家提供的集成環境，在做到百萬門以上的設計時可以選用單點工具。
32 、請推薦一種適合於高速信號處理和傳輸的 EDA 軟件。
常規的電路設計， INNOVEDA 的 PADS 就非常不錯，且有配合用的仿真軟件，而這類設計往往佔據了 70% 的應用場合。在做高速電路設計，模擬和數字混合電路，採用 Cadence 的解決方案應該屬於性能價格比較好的軟件，當然 Mentor 的性能還是非常不錯的，特別是它的設計流程管理方面應該是最爲優秀的。（大唐電信技術專家 王升）
33 、對 PCB 板各層含義的解釋
Topoverlay ---- 頂層器件名稱， 也叫 top silkscreen 或者 top component legend, 比如 R1 C5, IC10.
bottomoverlay---- 同理
multilayer----- 如果你設計一個 4 層板，你放置一個 free pad or via, 定義它作爲 multilay 那麼它的 pad 就會自動出現在 4 個層 上，如果你只定義它是 top layer, 那麼它的 pad 就會只出現在頂層上。
34 、 2G 以上高頻 PCB 設計，走線 , 排版 , 應重點注意哪些方面？
2G 以上高頻 PCB 屬於射頻電路設計，不在高速數字電路設計討論範圍內。而射頻電路的佈局（ layout) 和佈線（ routing) 應該和原理圖一起考慮的，因爲佈局佈線都會造成分佈效應。而且，射頻電路設計一些無源器件是通過參數化定義，特殊形狀銅箔實現，因此要求 EDA 工具能夠提供參數化器件，能夠編輯特殊形狀銅箔。
Mentor 公司的 boardstation 中有專門的 RF 設計模塊，能夠滿足這些要求。而且，一般射頻設計要求有專門射頻電路分析工具，業界最著名的是 agilent 的 eesoft ，和 Mentor 的工具有很好的接口。
35 、 2G 以上高頻 PCB 設計，微帶的設計應遵循哪些規則 ?
射頻微帶線設計，需要用三維場分析工具提取傳輸線參數。所有的規則應該在這個場提取工具中規定。
36 、對於全數字信號的 PCB ，板上有一個 80MHz 的鐘源。除了採用絲網（接地）外，爲了保證有足夠的驅動能力，還應該採用什麼樣的電路進行保護？
確 保時鐘的驅動能力，不應該通過保護實現，一般採用時鐘驅動芯片。一般擔心時鐘驅動能力，是因爲多個時鐘負載造成。採用時鐘驅動芯片，將一個時鐘信號變成幾 個，採用點到點的連接。選擇驅動芯片，除了保證與負載基本匹配，信號沿滿足要求（一般時鐘爲沿有效信號），在計算系統時序時，要算上時鐘在驅動芯片內時 延。
37 、如果用單獨的時鐘信號板，一般採用什麼樣的接口，來保證時鐘信號的傳輸受到的影響小？
時鐘信號越短，傳輸線效應越小。採用單獨的時鐘信號板，會增加信號佈線長度。而且單板的接地供電也是問題。如果要長距離傳輸，建議採用差分信號。 LVDS 信號可以滿足驅動能力要求，不過您的時鐘不是太快，沒有必要。
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技術資料 >PCB 設計方法和技巧 (3)
38 、 27M ,SDRAM 時鐘線（ 80M -90M ），這些時鐘線二三次諧波剛好在 VHF 波段，從接收端高頻竄入後干擾很大。除了縮短線長以外，還有那些好辦法？
如果是三次諧波大，二次諧波小，可能因爲信號佔空比爲 50% ，因爲這種情況下，信號沒有偶次諧波。這時需要修改一下信號佔空比。
此外，對於如果是單向的時鐘信號，一般採用源端串聯匹配。這樣可以抑制二次反射，但不會影響時鐘沿速率。源端匹配值，可以採用下圖公式得到。 39 、什麼是走線的拓撲架構？
Topology, 有的也叫 routing order. 對於多端口連接的網絡的佈線次序。
40 、怎樣調整走線的拓撲架構來提高信號的完整性？
這種網絡信號方向比較複雜，因爲對單向，雙向信號，不同電平種類信號，拓樸影響都不一樣，很難說哪種拓樸對信號質量有利。而且作前仿真時，採用何種拓樸對工程師要求很高，要求對電路原理，信號類型，甚至佈線難度等都要了解。
41 、怎樣通過安排迭層來減少 EMI 問題？
首先， EMI 要從系統考慮，單憑 PCB 無法解決問題。
層疊對 EMI 來講，我認爲主要是提供信號最短迴流路徑，減小耦合面積，抑制差模干擾。另外地層與電源層緊耦合，適當比電源層外延，對抑制共模干擾有好處。
42 、爲何要鋪銅？
一般鋪銅有幾個方面原因。
１， EMC. 對於大面積的地或電源鋪銅，會起到屏蔽作用，有些特殊地，如 PGND 起到防護作用。
２， PCB 工藝要求。一般爲了保證電鍍效果，或者層壓不變形，對於佈線較少的 PCB 板層鋪銅。
３，信號完整性要求，給高頻數字信號一個完整的迴流路徑，並減少直流網絡的佈線。當然還有散熱，特殊器件安裝要求鋪銅等等原因。
43 、在一個系統中，包含了 dsp 和 pld ，請問佈線時要注意哪些問題呢？
看你的信號速率和佈線長度的比值。如果信號在傳輸線上的時延和信號變化沿時間可比的話，就要考慮信號完整性問題。另外對於多個 DSP ，時鐘，數據信號走線拓普也會影響信號質量和時序，需要關注。
44 、除 protel 工具佈線外，還有其他好的工具嗎？
至於工具，除了 PROTEL ，還有很多佈線工具，如 MENTOR 的 WG2000,EN2000 系列和 powerpcb ， Cadence 的 allegro ， zuken 的 cadstar,cr5000 等，各有所長。
45 、什麼是“信號迴流路徑”？
信號迴流路徑 , 即 return current 。高速數字信號在傳輸時，信號的流向是從驅動器沿 PCB 傳輸線到負載，再由負載沿着地或電源通過最短路徑返回驅動器端。這個在地或電源上的返回信號就稱信號迴流路徑。 Dr.Johson 在他的書中解釋，高頻信號傳輸，實際上是對傳輸線與直流層之間包夾的介質電容充電的過程。 SI 分析的就是這個圍場的電磁特性，以及他們之間的耦合。
46 、如何對接插件進行 SI 分析？
在 IBIS3.2 規範中，有關於接插件模型的描述。一般使用 EBD 模型。如果是特殊板，如背板，需要 SPICE 模型。也可以使用多板仿真軟件（ HYPERLYNX 或 IS_multiboard ），建立多板系統時，輸入接插件的分佈參數，一般從接插件手冊中得到。當然這種方式會不夠精確，但只要在可接受範圍內即可。
47 、請問端接的方式有哪些？
端接（ terminal ） , 也稱匹配。一般按照匹配位置分有源端匹配和終端匹配。其中源端匹配一般爲電阻串聯匹配，終端匹配一般爲並聯匹配，方式比較多，有電阻上拉，電阻下拉，戴維南匹配， AC 匹配，肖特基二極管匹配。
48 、採用端接（匹配）的方式是由什麼因素決定的？
匹配採用方式一般由 BUFFER 特性，拓普情況，電平種類和判決方式來決定，也要考慮信號佔空比，系統功耗等。
49 、採用端接（匹配）的方式有什麼規則？
數字電路最關鍵的是時序問題，加匹配的目的是改善信號質量，在判決時刻得到可以確定的信號。對於電平有效信號，在保證建立、保持時間的前提下，信號質量穩定；對延有效信號，在保證信號延單調性前提下，信號變化延速度滿足要求。 Mentor ICX 產品教材中有關於匹配的一些資料。另外《 High Speed Digital design a hand book of blackmagic 》有一章專門對 terminal 的講述，從電磁波原理上講述匹配對信號完整性的作用，可供參考。
50 、能否利用器件的 IBIS 模型對器件的邏輯功能進行仿真？如果不能，那麼如何進行電路的板級和系統級仿真？
IBIS 模型是行爲級模型，不能用於功能仿真。功能仿真，需要用 SPICE 模型，或者其他結構級模型。
51 、在數字和模擬並存的系統中，有 2 種處理方法，一個是數字地和模擬地分開，比如在地層，數字地是獨立地一塊，模擬地獨立一塊，單點用銅皮或 FB 磁珠連接，而電源不分開；另一種是模擬電源和數字電源分開用 FB 連接，而地是統一地地。請問李先生，這兩種方法效果是否一樣？
應該說從原理上講是一樣的。因爲電源和地對高頻信號是等效的。
區分模擬和數字部分的目的是爲了抗干擾，主要是數字電路對模擬電路的干擾。但是，分割可能造成信號迴流路徑不完整，影響數字信號的信號質量，影響系統 EMC 質量。因此，無論分割哪個平面，要看這樣作，信號迴流路徑是否被增大，迴流信號對正常工作信號干擾有多大。
現在也有一些混合設計，不分電源和地，在佈局時，按照數字部分、模擬部分分開佈局佈線，避免出現跨區信號。
52 、安規問題： FCC 、 EMC 的具體含義是什麼？
FCC: federal communication commission 美國通信委員會
EMC: electro megnetic compatibility 電磁兼容
FCC 是個標準組織， EMC 是一個標準。標準頒佈都有相應的原因，標準和測試方法。
53 、何謂差分佈線？
差分信號，有些也稱差動信號，用兩根完全一樣，極性相反的信號傳輸一路數據，依 * 兩根信號電平差進行判決。爲了保證兩根信號完全一致，在佈線時要保持並行，線寬、線間距保持不變。
54 、 PCB 仿真軟件有哪些？
仿真的種類很多，高速數字電路信號完整性分析仿真分析 (SI) 常用軟件有 icx,signalvision,hyperlynx,XTK,speectraquest 等。有些也用 Hspice 。
55 、 PCB 仿真軟件是如何進行 LAYOUT 仿真的？
高速數字電路中，爲了提高信號質量，降低佈線難度，一般採用多層板，分配專門的電源層，地層。
56 、在佈局、佈線中如何處理才能保證 50M 以上信號的穩定性
高速數字信號佈線，關鍵是減小傳輸線對信號質量的影響。因此， 100M 以上的高速信號佈局時要求信號走線儘量短。
數字電路中，高速信號是用信號上升延時間來界定的。而且，不同種類的信號（如 TTL,GTL,LVTTL ），確保信號質量的方法不一樣。
57 、室外單元的射頻部分，中頻部分，乃至對室外單元進行監控的低頻電路部分往往採用部署在同一 PCB 上，請問對這樣的 PCB 在材質上有何要求？如何防止射頻，中頻乃至低頻電路互相之間的干擾？
混合電路設計是一個很大的問題。很難有一個完美的解決方案。
一般射頻電路在系統中都作爲一個獨立的單板進行佈局佈線，甚至會有專門的屏蔽腔體。而且射頻電路一般爲單面或雙面板，電路較爲簡單，所有這些都是爲了減少對射頻電路分佈參數的影響，提高射頻系統的一致性。相對於一般的 FR4 材質，射頻電路板傾向與採用高 Q 值的基材，這種材料的介電常數比較小，傳輸線分佈電容較小，阻抗高，信號傳輸時延小。
在混合電路設計中，雖然射頻，數字電路做在同一塊 PCB 上，但一般都分成射頻電路區和數字電路區，分別佈局佈線。之間用接地過孔帶和屏蔽盒屏蔽。
58 、對於射頻部分，中頻部分和低頻電路部分部署在同一 PCB 上， mentor 有什麼解決方案？
Mentor 的板級系統設計軟件，除了基本的電路設計功能外，還有專門的 RF 設計模塊。在 RF 原理圖設計模塊中，提供參數化的器件模型，並且提供和 EESOFT 等射頻電路分析仿真工具的雙向接口；在 RF LAYOUT 模塊中，提供專門用於射頻電路佈局佈線的圖案編輯功能，也有和 EESOFT 等射頻電路分析仿真工具的雙向接口，對於分析仿真後的結果可以反標回原理圖和 PCB 。同時，利用 Mentor 軟件的設計管理功能，可以方便的實現設計複用，設計派生，和協同設計。大大加速混合電路設計進程。
手機板是典型的混合電路設計，很多大型手機設計製造商都利用 Mentor 加安傑倫的 eesoft 作爲設計平臺。
59 、 mentor 的產品結構如何？
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技術資料》 PCB 設計方法和技巧 (4)
60 、 Mentor 的 PCB 設計軟件對 BGA 、 PGA 、 COB 等封裝是如何支持的？
Mentor 的 autoactive RE 由收購得來的 veribest 發展而來，是業界第一個無網格，任意角度佈線器。
衆所周知，對於球柵陣列， COB 器件，無網格，任意角度佈線器是解決布通率的關鍵。
在最新的 autoactive RE 中，新增添了推擠過孔，銅箔， REROUTE 等功能，使它應用更方便。另外，他支持高速佈線，包括有時延要求信號佈線和差分對佈線。
61 、 Mentor 的 PCB 設計軟件對差分線隊的處理又如何？
Mentor 軟件在定義好差分對屬性後，兩根差分對可以一起走線，嚴格保證差分對線寬，間距和長度差，遇到障礙可以自動分開，在換層時可以選擇過孔方式。
62 、在一塊 12 層 PCb 板上，有三個電源層 2.2v ， 3.3v,5v ，將三個電源各作在一層，地線該如何處理？
一般說來，三個電源分別做在三層，對信號質量比較好。因爲不大可能出現信號跨平面層分割現象。跨分割是影響信號質量很關鍵的一個因素，而仿真軟件一般都忽略了它。
對於電源層和地層，對高頻信號來說都是等效的。在實際中，除了考慮信號質量外，電源平面耦合 ( 利用相鄰地平面降低電源平面交流阻抗 ) ，層疊對稱，都是需要考慮的因素。
63 、 PCB 在出廠時如何檢查是否達到了設計工藝要求？
很多 PCB 廠家在 PCB 加工完成出廠前，都要經過加電的網絡通斷測試，以確保所有聯線正確。同時，越來越多的廠家也採用 x 光測試，檢查蝕刻或層壓時的一些故障。
對於貼片加工後的成品板，一般採用 ICT 測試檢查，這需要在 PCB 設計時添加 ICT 測試點。如果出現問題，也可以通過一種特殊的 X 光檢查設備排除是否加工原因造成故障。
64 、“機構的防護”是不是機殼的防護？
是的。機殼要儘量嚴密，少用或不用導電材料，儘可能接地。
65 、在芯片選擇的時候是否也需要考慮芯片本身的 esd 問題？
不論是雙層板還是多層板，都應儘量增大地的面積。在選擇芯片時要考慮芯片本身的 ESD 特性，這些在芯片說明中一般都有提到，而且即使不同廠家的同一種芯片性能也會有所不同。設計時多加註意，考慮的全面一點，做出電路板的性能也會得到一定的保證。但 ESD 的問題仍然可能出現，因此機構的防護對 ESD 的防護也是相當重要的。
66 、在做 pcb 板的時候，爲了減小干擾，地線是否應該構成閉和形式？
在做 PCB 板的時候，一般來講都要減小回路面積，以便減少干擾，布地線的時候，也不 應布成閉合形式，而是布成樹枝狀較好，還有就是要儘可能增大地的面積。
67 、如果仿真器用一個電源， pcb 板用一個電源，這兩個電源的地是否應該連在一起？
如果可以採用分離電源當然較好，因爲如此電源間不易產生干擾，但大部分設備是有具體要求的。既然仿真器和 PCB 板用的是兩個電源，按我的想法是不該將其共地的。
68 、一個電路由幾塊 pcb 板構成，他們是否應該共地？
一個電路由幾塊 PCB 構成，多半是要求共地的，因爲在一個電路中用幾個電源畢竟是不太實際的。但如果你有具體的條件，可以用不同電源當然干擾會小些。
69 、設計一個手持產品，帶 LCD ，外殼爲金屬。測試 ESD 時，無法通過 ICE-1000-4-2 的測試， CONTACT 只能通過 1100V ， AIR 可以通過 6000V 。 ESD 耦合測試時，水平只能可以通過 3000V ，垂直可以通過 4000V 測試。 CPU 主頻爲 33MHZ 。有什麼方法可以通過 ESD 測試？
手持產品又是金屬外殼， ESD 的問題一定比較明顯， LCD 也恐怕會出現較多的不良現象。如果沒辦法改變現有的金屬材質，則建議在機構內部加上防電材料，加強 PCB 的地，同時想辦法讓 LCD 接地。當然，如何操作要看具體情況。
70 、設計一個含有 DSP ， PLD 的系統，該從那些方面考慮 ESD ？
就一般的系統來講，主要應考慮人體直接接觸的部分，在電路上以及機構上進行適當的保護。至於 ESD 會對系統造成多大的影響，那還要依不同情況而定。乾燥的環境下， ESD 現象會比較嚴重，較敏感精細的系統， ESD 的影響也會相對明顯。雖然大的系統有時 ESD 影響並不明顯，但設計時還是要多加註意，儘量防患於未然。 71 、 PCB 設計中，如何避免串擾？
變化的信號（例如階躍信號）沿傳輸線由 A 到 B 傳播，傳輸線 C-D 上 會產生耦合信號，變化的信號一旦結束也就是信號恢復到穩定的直流電平時，耦合信號也就不存在了，因此串擾僅發生在信號跳變的過程當中，並且信號沿的變化 （轉換率）越快，產生的串擾也就越大。空間中耦合的電磁場可以提取爲無數耦合電容和耦合電感的集合，其中由耦合電容產生的串擾信號在受害網絡上可以分成前 向串擾和反向串擾 Sc ，這個兩個信號極性相同；由耦合電感產生的串擾信號也分成前向串擾和反向串擾 SL ，這兩個信號極性相反。耦合電感電容產生的前向串擾和反向串擾同時存在，並且大小几乎相等，這樣，在受害網絡上的前向串擾信號由於極性相反，相互抵消，反向串擾極性相同，疊加增強。
串 擾分析的模式通常包括默認模式，三態模式和最壞情況模式分析。默認模式類似我們實際對串擾測試的方式，即侵害網絡驅動器由翻轉信號驅動，受害網絡驅動器保 持初始狀態（高電平或低電平），然後計算串擾值。這種方式對於單向信號的串擾分析比較有效。三態模式是指侵害網絡驅動器由翻轉信號驅動，受害的網絡的三態 終端置爲高阻狀態，來檢測串擾大小。這種方式對雙向或複雜拓樸網絡比較有效。最壞情況分析是指將受害網絡的驅動器保持初始狀態，仿真器計算所有默認侵害網 絡對每一個受害網絡的串擾的總和。這種方式一般只對個別關鍵網絡進行分析，因爲要計算的組合太多，仿真速度比較慢。
72 、導帶，即微帶線的地平面的鋪銅面積有規定嗎？
對於微波電路設計，地平面的面積對傳輸線的參數有影響。具體算法比較複雜（請參閱安傑倫的 EESOFT 有關資料）。而一般 PCB 數字電路的傳輸線仿真計算而言，地平面面積對傳輸線參數沒有影響，或者說忽略影響。
73 、在 EMC 測試中發現時鐘信號的諧波超標十分嚴重，只是在電源引腳上連接去耦電容。在 PCB 設計中需要注意哪些方面以抑止電磁輻射呢？
EMC 的三要素爲輻射源，傳播途徑和受害體。傳播途徑分爲空間輻射傳播和電纜傳導。所以要抑制諧波，首先看看它傳播的途徑。電源去耦是解決傳導方式傳播，此外，必要的匹配和屏蔽也是需要的。
74 、採用 4 層板設計的產品中，爲什麼有些是雙面鋪地的，有些不是？
鋪地的作用有幾個方面的考慮： 1 ，屏蔽； 2 ，散熱； 3 ，加固； 4 ， PCB 工藝加工需要。所以不管幾層板鋪地，首先要看它的主要原因。
這裏我們主要討論高速問題，所以主要說屏蔽作用。表面鋪地對 EMC 有好處，但是鋪銅要儘量完整，避免出現孤島。一般如果表層器件佈線較多，
很難保證銅箔完整，還會帶來內層信號跨分割問題。所以建議表層器件或走線多的板子，不鋪銅。
75 、對於一組總線（地址，數據，命令）驅動多個（多達 4 ， 5 個）設備（ FLASH,SDRAM, 其他外設 ... ）的情況，在 PCB 佈線時，採用那種方式？
佈線拓撲對信號完整性的影響，主要反映在各個節點上信號到達時刻不一致，反射信號同樣到達某節點的時刻不一致，所以造成信號質量惡化。一般來講，星型拓撲結構，可以通過控制同樣長的幾個 stub ，使信號傳輸和反射時延一致，達到比較好的信號質量。
在使用拓撲之間，要考慮到信號拓撲節點情況、實際工作原理和佈線難度。不同的 buffer ，對於信號的反射影響也不一致，所以星型拓撲並不能很好解決上述數據地址總線連接到 flash 和 sdram 的時延，進而無法確保信號的質量；另一方面，高速的信號一般在 dsp 和 sdram 之間通信， flash 加載時的速率並不高，所以在高速仿真時只要確保實際高速信號有效工作的節點處的波形，而無需關注 flash 處波形；星型拓撲比較菊花鏈等拓撲來講，佈線難度較大，尤其大量數據地址信號都採用星型拓撲時。
附圖是使用 Hyperlynx 仿真數據信號在 DDR —— DSP —— FLASH 拓撲連接，和 DDR —— FLASH —— DSP 連接時在 150MHz 時的仿真波形。
可以看到，第二種情形， DSP 處信號質量更好，而 FLASH 處波形較差，而實際工作信號時 DSP 和 DDR 處的波形
76 、頻率 30M 以上的 PCB ，佈線時使用自動佈線還是手動佈線；佈線的軟件功能都一樣嗎？
是否高速信號是依據信號上升沿而不是絕對頻率或速度。自動或手動佈線要看軟件佈線功能的支持，有些佈線手工可能會優於自動佈線，但有些佈線，例如查分佈線，總線時延補償佈線，自動佈線的效果和效率會遠高於手工佈線。一般 PCB 基材主要由樹脂和玻璃絲布混合構成，由於比例不同，介電常數和厚度都不同。一般樹脂含量高的，介電常數越小，可以更薄。具體參數，可以向 PCB 生產廠家諮詢。另外，隨着新工藝出現，還有一些特殊材質的 PCB 板提供給諸如超厚背板或低損耗射頻板需要。
77 、在 PCB 設計中，通常將地線又分爲保護地和信號地；電源地又分爲數字地和模擬地，爲什麼要對地線進行劃分？
劃分地的目的主要是出於 EMC 的考慮，擔心數字部分電源和地上的噪聲會對其他信號，特別是模擬信號通過傳導途徑有干擾。至於信號的和保護地的劃分，是因爲 EMC 中 ESD 靜放電的考慮，類似於我們生活中避雷針接地的作用。無論怎樣分，最終的大地只有一個。只是噪聲瀉放途徑不同而已。
78 、在布時鐘時，有必要兩邊加地線屏蔽嗎？
是否加屏蔽地線要根據板上的串擾 /EMI 情況來決定，而且如對屏蔽地線的處理不好，有可能反而會使情況更糟。
79 、布不同頻率的時鐘線時有什麼相應的對策？
對時鐘線的佈線，最好是進行信號完整性分析，制定相應的佈線規則，並根據這些規則來進行佈線。
80 、 PCB 單層板手工佈線時，是放在頂層還是底層？
如果是頂層放器件，底層佈線。
81 、 PCB 單層板手工佈線時，跳線要如何表示？
跳線是 PCB 設計中特別的器件，只有兩個焊盤，距離可以定長的，也可以是可變長度的。手工佈線時可根據需要添加。板上會有直連線表示，料單中也會出現。
82 、假設一片 4 層板 , 中間兩層是 VCC 和 GND ，走線從 top 到 bottom ，從 BOTTOM SIDE 流到 TOP SIDE 的迴流路徑是經這個信號的 VIA 還是 POWER ？
過孔上信號的迴流路徑現在還沒有一個明確的說法，一般認爲迴流信號會從周圍最近的接地或接電源的過孔處迴流。一般 EDA 工具在仿真時都把過孔當作一個固定集總參數的 RLC 網絡處理，事實上是取一個最壞情況的估計。
83 、“進行信號完整性分析，制定相應的佈線規則，並根據這些規則來進行佈線”，此句如何理解？
前仿真分析，可以得到一系列實現信號完整性的佈局、佈線策略。通常這些策略會轉化成一些物理規則，約束 PCB 的佈局和佈線。通常的規則有拓撲規則，長度規則，阻抗規則，並行間距和並行長度規則等等。 PCB 工具可以在這些約束下，完成佈線。當然，完成的效果如何，還需要經過後仿真驗證才知道。
此外， Mentor 提供的 ICX 支持互聯綜合，一邊佈線，一邊仿真，實現一次通過。
84 、怎樣選擇 PCB 的軟件？
選擇 PCB 的軟件，根據自己的需求。市面提供的高級軟件很多，關鍵看看是否適合您設計能力，設計規模和設計約束的要求。刀快了好上手，太快會傷手。找個 EDA 廠商，請過去做個產品介紹，大家坐下來聊聊，不管買不買，都會有收穫。
85 、關於碎銅、浮銅的概念該怎麼理解呢？
從 PCB 加工角度，一般將面積小於某個單位面積的銅箔叫碎銅，這些太小面積的銅箔會在加工時，由於蝕刻誤差導致問題。從電氣角度來講，將沒有合任何直流網絡連結的銅箔叫浮銅，浮銅會由於周圍信號影響，產生天線效應。浮銅可能會是碎銅，也可能是大面積的銅箔。
86 、近端串擾和遠端串擾與信號的頻率和信號的上升時間是否有關係？是否會隨着它們變化而變化？如果有關係，能否有公式說明它們之間的關係？
應該說侵害網絡對受害網絡造成的串擾與信號變化沿有關，變化越快，引起的串擾越大，（ V=L*di/dt ）。串擾對受害網絡上數字信號的判決影響則與信號頻率有關，頻率越快，影響越大。
87 、在 PROTEL 中如何畫綁定 IC ？
具體講，在 PCB 中使用機械層畫邦定圖， IC 襯底襯根據 IC SPEC. 決定接 vccgndfloat ，用機械層 print bonding drawing 即可。
88 、用 PROTEL 繪製原理圖，制板時產生的網絡表始終有錯，無法自動產生 PCB 板，原因是什麼？
可以根據原理圖對生成的網絡表進行手工編輯 , 檢 查通過後即可自動佈線。用制板軟件自動佈局和佈線的板面都不十分理想。網絡表錯誤可能是沒有指定原理圖中元件封裝；也可能是布電路板的庫中沒有包含指定原 理圖中全部元件封裝。如果是單面板就不要用自動佈線，雙面板就可以用自動佈線。也可以對電源和重要的信號線手動，其他的自動。
89 、 PCB 與 PCB 的連接，通常 * 接插鍍金或銀的“手指”實現，如果“手指”與插座間接觸不良怎麼辦？
如果是清潔問題，可用專用的電器觸點清潔劑清洗，或用寫字用的橡皮擦清潔 PCB 。還要考慮 1 、金手指是否太薄，焊盤是否和插座不吻合； 2 、插座是否進了松香水或雜質； 3 、插座的質量是否可 * 。
90 、如何用 powerPCB 設定 4 層板的層？
96 、請問焊盤對高速信號有什麼影響 ?
一個很好的問題。焊盤對高速信號有的影響，它的影響類似器件的封裝對器件的影響上。詳細的分析，信號從 IC 內出來以後，經過綁定線，管腳，封裝外殼，焊盤，焊錫到達傳輸線，這個過程中的所有關節都會影響信號的質量。但是實際分析時，很難給出焊盤、焊錫加上管腳的具體參數。所以一般就用 IBIS 模型中的封裝的參數將他們都概括了，當然這樣的分析在較低的頻率上分析是可以接收的，對於更高頻率信號更高精度仿真，就不夠精確了。現在的一個趨勢是用 IBIS 的 V － I 、 V － T 曲線描述 buffer 特性，用 SPICE 模型描述封裝參數。當然，在 IC 設計當中，也有信號完整性問題，在封裝選擇和管腳分配上也考慮了這些因素對信號質量的影響。
97 、自動浮銅後，浮銅會根據板子上面器件的位置和走線佈局來填充空白處，但這樣就會形成很多的小於等於 90 度的尖角和毛刺（比如一個多腳芯片各個管腳之間會有很多相對的尖角浮銅），在高壓測試時候會放電，無法通過高壓測試，不知除了自動浮銅後通過人工一點一點修正去除這些尖角和毛刺外有沒有其他的好辦法。
自動浮銅中出現的尖角浮銅問題，的確是各很麻煩的問題，除了有你提到的放電問題外，在加工中也會由於酸滴積聚問題，造成加工的問題。從 2000 年起， mentor 在 WG 和 EN 當中，都支持動態銅箔邊緣修復功能，還支持動態覆銅，可以自動解決你所提到的問題。請見動畫演示。 ( 如直接打開有問題 , 請按鼠標右鍵選擇“在新窗口中打開”，或選擇“目標另存爲”將該文件下載到本地硬盤再打開。 )
98 、請問在 PCB 佈線中電源的分佈和佈線是否也需要象接地一樣注意。若不注意會帶來什麼樣的問題？會增加干擾麼？
電源若作爲平面層處理，其方式應該類似於地層的處理，當然，爲了降低電源的共模輻射，建議內縮 20 倍的電源層距地層的高度。如果佈線，建議走樹狀結構，注意避免電源環路問題。電源閉環會引起較大的共模輻射。
99 、地址線是否應該採用星形佈線？若採用星形佈線，則 Vtt 的終端電阻可不可以放在星形的連接點處或者放在星形的一個分支的末端？
地址線是否要採用星型佈線，取決於終端之間的時延要求是否滿足系統的建立、保持時間，另外還要考慮到佈線的難度。星型拓撲的原因是確保每個分支的時延和反射一致，所以星型連接中使用終端並聯匹配，一般會在所有終端都添加匹配，只在一個分支添加匹配，不可能滿足這樣的要求。
100 、如果希望儘量減少板面積，而打算像內存條那樣正反貼，可以嗎？
正反貼的 PCB 設計，只要你的焊接加工沒問題，當然可以。
101 、如果只是在主板上貼有四片 DDRmemory ，要求時鐘能達到 150Mhz ，在佈線方面有什麼具體要求 ?
150Mhz 的時鐘佈線，要求儘量減小傳輸線長度，降低傳輸線對信號的影響。如果還不能滿足要求，仿真一下，看看匹配、拓撲、阻抗控制等策略是有效。
102 、在 PCB 板上線寬及過孔的大小與所通過的電流大小的關係是怎樣的？
答：一般的 PCB 的銅箔厚度爲 1 盎司 ，約 1.4mil 的話，大致 1mil 線寬允許的最大電流爲 1A 。過孔比較複雜，除了與過孔焊盤大小有關外，還與加工過程中電鍍後孔壁沉銅厚度有關。
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