一，是什麼
鎖存器是一種在異步時序電路系統中，對輸入信號電平敏感的單元，用來存儲信息。一個鎖存器可以存儲1bit的信息，通常，鎖存器會多個一起出現，如4位鎖存器，8位鎖存器。
鎖存器在數據未鎖存時，輸出端的信號隨輸入信號變化，就像信號通過一個緩衝器，一旦鎖存信號有效，則數據被鎖存，輸入信號不起作用。因此，鎖存器也被稱爲透明鎖存器，指的是不鎖存時輸出對於輸入是透明的。
二 鎖存器與寄存器的區別：
兩者都是基本存儲單元，單鎖存器是電平觸發的存儲器，觸發器是邊沿觸發的存儲器。本質是，兩者的基本功能是一樣的，都可以存儲數據。意思是說一個是組合邏輯的，一個是在時序電路中用的，時鐘出發的。
三，鎖存器的危害：
對毛刺敏感，不能異步復位，所以上電以後處於不確定的狀態；
Latch會使靜態時序分析變得非常複雜；
在PLD芯片中，基本的單元是由查找表和觸發器組成的，若生成鎖存器反而需要更多的資源。
第三條也是最基本的原因。
四，產生的原因 ********ps重重之重
上面說了那沒多隻是覺得網上的沒把鎖存器說明白。下面的纔是重點。
1，case
2，if-------else if
3，always@（敏感信號表）
五 解決
1.case——————加default：
關於defalut的情況：一是可以 default：data=1‘bx；這個x表示未知，在綜合時可以避免產生鎖存器。在仿真時是紅線表示。
二是 default：data=0；這樣產生一個默認的情況。
2.if-----------------------一定要有else語句。
3.always---------如是說道：在賦值表達式右邊參與賦值的信號都必須在always@（敏感電平列表）中列出。
如果在賦值表達式右端引用了敏感電平列表中沒有列出的信號，那麼在綜合時，將會爲該沒有列出的信號隱含地產生一個透明鎖存器。
4. 付初值。好用的
六，怎麼看到鎖存器。
其實我挺討厭網上說了好多的廢話，到最後我都不知道是啥。所以我建議大家自己編成，在看看綜合後的RTL圖，以及技術RTL圖，看看到底有什麼不同，到底鎖存器長啥樣，漂亮不漂亮，嘿嘿。以下是我的截圖。供參考：
這個是我在case語句中加入了default語句的綜合結果。
以上兩個圖是沒有加入的情況，可以看出明顯不同。在上面的圖中有由組合電路產生的與門，提供了電平觸發鎖存器。同時在技術RTL中多了一個LUT查找表，是爲了鎖存器提供使能的，當使能輸出爲1時鎖存，使能爲0時，輸出正常。
不好意思代碼我就不貼了。嘿嘿。ps：關鍵是我忘了是啥了，我就是一坑貨呀。
其實挺簡單地就是啊，a，b爲輸入，y輸出。由a和b組成case（{a，b}）決定狀態。
七，我們討論一下到底鎖存器是不是就是沒用的
1. Latch的本質
Latch作爲一種電路單元，必然有其存在的理由及應用場景，在實際應用中，有些設計不可避免的要使用Latch，特別是總線應用上，例如，地址鎖存器，數據鎖存器，復位信號鎖存器等。但是在更多的情況下，很容易產生未預料到的鎖存器，使邏輯功能不滿足要求，浪費大量時間。比較好的應用規則是：要學會分析是否需要Latch以及代碼是否會產生意外的Latch。
通過Verilog HDL實現序列最大值搜索程序，並保持檢測到的最大值
- module two_max(
- a,rst_n,abmax
- );
- input [7:0] a;
- input rst_n;
- output [7:0] abmax;
- reg [7:0] abmax_tmp;
- always @ (a or rst_n) begin
- if (!rst_n)
- abmax_tmp = 8'h00;
- else
- if (a>abmax_tmp)
- abmax_tmp = a;
- end
- endmodule
上述代碼在ISE中的綜合結果會給出設計中包含Latch的警告。但實際上，abmax_tmp鎖存器正是我們需要的，所以，雖然有警告，但是代碼設計是沒有問題的。將上述代碼的if語句補全：
- if (a > abmax_tmp)
- abmax_tmp = a;
- else
- abmax_tmp = abmax_tmp;
經過綜合後，仍然有Latch的警告。無論Latch是否是用戶需要的，ISE都會給出警告，主要原因就是Latch對整個設計的時序性能影響較大。所以，在設計中要儘量避免Latch，但是確實需要使用的情況，也可以使用。
2. “不期望”latch
指的是與設計意圖不符，產生的Latch。主要問題在於設計人員沒有合理使用Verilog HDL語言，常見的原因是對條件語句（if、casse）的分支描述不完整。典型例子：用Verilog HDL實現一個鎖存器，當輸入數據大於127時，將輸入數據輸出，否則輸出0
- module latch_demo(
- din,dout
- );
- input [7:0] din;
- output [7:0] dout;
- reg [7:0] dout;
- always @ (din) begin
- if (din>127)
- dout <= din;
- end
- endmodule
綜合後的結果，在比較器後面級聯了鎖存器，這是因爲if語句缺少else分支造成的。查看仿真結果，當輸入小於127時，輸出保持了上次的127，不是0，沒有達到設計要求。修改方法很簡單，就是講if-else補全。
- if (din > 127 )
- dout = din;
- else
- dout = 0;
在ISE中綜合後的結果中，可以看到補全if-else後，在比較器後面級聯了與門，代替原來的鎖存器，仿真結果也正確。
至此，可以得到一個結論：Latch作爲一種基本電路單元，會影響到電路的時序性能，應該儘量避免使用，但出現Latch造成設計與意圖不符的情況，是由於設計人員代碼不正確造成的。
嘿嘿本文參考了http://blog.csdn.net/guqian110/article/details/10189301。謝謝