前言
allegro的原理圖設計和PCB設計用的是兩款軟件。而連接兩款軟件的橋樑是一種叫網表（netlist）的東西。網表記錄了原理圖中所以的元器件，元器件封裝以及網絡連接。
原理圖規則檢查（DRC）
在生成網表之前肯定需要一個完全正確無誤的原理圖，因此先對原理圖進行規則檢查。
回到原理圖根目錄界面，選中原理圖文件
點擊Tools ->Design rule check，彈出以下窗口：
這裏的規則有兩種，一種是electrical rules（電氣規則），一種是physical rules（物理規則）。物理規則是目前所不需要的，因此在上圖窗口中只勾選運行電氣規則檢查即可。
在第二欄中電氣規則中，按照如上圖所示，將電氣規則中的五個檢查情況勾選。這五個檢查情況分別爲：檢查單端網絡（看看是不是有網絡沒連接上）；檢查電源與引腳類型衝突；檢查多重的標號命名（這個只要不手動改肯定不會出錯，但是難免沒有手動改過呢）；檢查未連接的總線網絡；檢查未連接的引腳（養成好習慣，不連接的引腳都放上叉號標記）。
確認完畢後點擊確定即可，會在文件目錄中生成一個drc文件。
雙擊點開，如下圖所示：
這裏可以看到出現了很多的警告，類型是引腳類型遇到問題。這個是完全可以忽略的。在Orcad裏認爲比如磁珠鏈接兩種地，他會認爲這樣做不對，電源之間不該相互連接。因此這一堆警告直接無視往下滑。
好了真正的錯誤出現了。在checking for single node nets裏面出現了3個警告，這三個警告是貨真價實的錯誤。
從前兩個警告可以看到HPD_SINK和HPID_SINK這兩個加了網絡標號的網絡都各只有一個引腳，顯而易見，這倆網絡按理說是一個，只是其中一個名字一不小心多打個“I”或者少打個“I”。
最後一個警告說明OE這個網絡是單端的，按照圖中的思路去查就好了。
經檢查修改完畢後，再次進行DRC，直到這一部分沒有警告爲止。
生成網表
規則檢查無誤後生成網表。
按下圖所示執行：
彈出以下窗口：
點擊確定，隨後在文件夾中可以看見網表文件們：
導入網表
首先需要新建PCB文件。
allegro做PCB的軟件是這個：
點擊左上角File ->New，彈出以下窗口：
按照上圖所示命名，並自己選擇好保存路徑。
界面按上圖所示，點擊OK就可以創建新的PCB文件。
allegro的pcb文件後綴名是.brd。
保存完畢，點擊File ->import ->logic/Netlist，彈出以下窗口：
按照上圖所示勾選內容。因爲我們這次的網表是Orcad生成的，等於“內部人員”。所以選擇第一欄的Cadence。如果是第三方軟件生成的網表，那麼需要使用第二欄other。
尤其要注意一下導入的路徑，要選單獨含有網表文件的文件夾，否則是無法導入的。
我們按照默認情況生成的網表，因此網表文件夾就叫allegro，選擇好之後，點擊窗口右上角的import即可。
導入完畢後點擊屏幕上方的Display ->status。彈出以下窗口，窗口中顯示有111個沒有安置的器件，有85個沒有佈線的網絡，這就說明導入網表成功了。
如果窗口中未放置的器件與未佈線的網絡都是0/0的話，說明網表沒有導入成功，那就需要重新檢查一下，重複執行上面那一步！
