vivado使用筆記（1）--防止信號被綜合優化dont touch

發現綜合後一個模塊一直被優化掉，學習了ug901文檔，有相關的描述：
DONT_TOUCH Verilog Examples
信號上防止被優化
Verilog Wire Example
(* dont_touch = “yes” *) wire sig1;
assign sig1 = in1 & in2;
assign out1 = sig1 & in2;

模塊上防止被優化
Verilog Module Example 
(* DONT_TOUCH = “yes” *) module example_dt_ver(clk,In1,In2,out1);

例化模塊上防止被優化
Verilog Instance Example(* DONT_TOUCH = “yes” *) example_dt_ver U0 (.clk(clk), .in1(a), .in2(b), out1(c));Send Feedback