Verilog HDL 使用筆記--連接運算符的使用

連接運算符時硬件描述語言中一種比較特殊的運算符，它的作用是將兩組或兩組以上的信號用大括號括起來，拼接成一組新的信號。如：
{a，b，d，3’b101}
如果a與d都是一位的信號，而b是四位的信號，則上例連接運算符操作後產生的信號有9位的位寬。
它等價於{a,b[3],b[2],b[1],b[0],d,1’b1,1’b0,1’b1}，注意上例中，常數表達式前面的位寬時不能缺省的，如3’b101中的1，根據數據表達的定義，在位寬缺省的情況下，實際位寬時以32位或以上表示。
對一些重複信號的連接，連接運算符還可以用它的簡化表示方式{n{a}}。這裏的a表示被連接對象，n時重複連接的次數，它表示將信號a重複連接n次：
{4{w}}等價於{w,w,w,w}
進一步還可以有嵌套的表示方法，如：
{b,{3{a,b}}}等價於{b,a,b,a,b,a,b}

注意！！！在作爲頂層例化信號輸入時，需要加上大括號如：
.a ({a，b，d,3’b101})