使用的是vivado2017.4,選擇的器件是zynq7030
之前找工作面試的時候有道面試題是數據選擇輸出,面試管給我的建議是多使用幾個case???,今天閒來沒事驗證以下
類似的原面試題目如下(第一道題目):
https://blog.csdn.net/Real003/article/details/95243236
修改前的代碼用Vivado綜合編譯後如下:
修改後的代碼用Vivado編譯後如下:
使用的是vivado2017.4,選擇的器件是zynq7030
之前找工作面試的時候有道面試題是數據選擇輸出,面試管給我的建議是多使用幾個case???,今天閒來沒事驗證以下
類似的原面試題目如下(第一道題目):
https://blog.csdn.net/Real003/article/details/95243236
修改前的代碼用Vivado綜合編譯後如下:
修改後的代碼用Vivado編譯後如下:
模塊是設計的基本單元,在Verilog中包括行爲建模(用於綜合和仿真)和結構建模(用於綜合) 在Verilog中,begin和end充當了C語言中大括號的角色,在這兩個關鍵詞之間是程序的內容部分; 模