使用的是vivado2017.4,选择的器件是zynq7030
之前找工作面试的时候有道面试题是数据选择输出,面试管给我的建议是多使用几个case???,今天闲来没事验证以下
类似的原面试题目如下(第一道题目):
https://blog.csdn.net/Real003/article/details/95243236
修改前的代码用Vivado综合编译后如下:
修改后的代码用Vivado编译后如下:
使用的是vivado2017.4,选择的器件是zynq7030
之前找工作面试的时候有道面试题是数据选择输出,面试管给我的建议是多使用几个case???,今天闲来没事验证以下
类似的原面试题目如下(第一道题目):
https://blog.csdn.net/Real003/article/details/95243236
修改前的代码用Vivado综合编译后如下:
修改后的代码用Vivado编译后如下:
模塊是設計的基本單元,在Verilog中包括行爲建模(用於綜合和仿真)和結構建模(用於綜合) 在Verilog中,begin和end充當了C語言中大括號的角色,在這兩個關鍵詞之間是程序的內容部分; 模