[難題2] VHDL定義的信號/變量溢出了，FPGA會怎麼處理

Q/T/A/TC：Question/Thinks/Answer/Test Case

Q：VHDL中，變量溢出fpga會怎麼操作？？

T：可以使用modesim仿真看看，或者在實際的fpga平臺抓數據看

TC：test case1

     tc1：使用modesim仿真integer類型變量，定義的時候規定integer取值範圍，測試代碼如下：

library ieee;
use ieee.std_logic_1164.all; 
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
library work;

entity test is 
	GENERIC(
		CIN: INTEGER:=80--1
	  );
	port
	(
		rst			: in std_logic;
		clk_wramclk160Hz: in std_logic;											
		catFreq			: out integer										
	);
end test;

architecture arc_test of test is 
--constant define
constant  c_FreqGenrateNo:INTEGER range 0 to 128:= 40;
signal s_wramaddr		:integer range 1 to CIN:=1;
begin
process(rst,clk_wramclk160Hz)
begin
	if(rst='1')then
		s_wramaddr <= 1;
	elsif(falling_edge(clk_wramclk160Hz)) then
		-- if(s_wramaddr>=NumbersOfTc7050) then
			-- s_wramaddr<=1;
		-- else
			-- s_wramaddr <= s_wramaddr+1;
		-- end if;
		s_wramaddr <= s_wramaddr+1;
	end if;
end process;
catFreq<=s_wramaddr;
end architecture;

   編譯綜合後， modesim仿真結果如下：

可見，modesim在run all時有錯誤提示，無法正常運行

 

  TC2：將TC1中的代碼，編譯綜合佈線下載後，加載至fpga，使用signalTap II 抓取信號波形，抓取波形如下：

代碼：

結果：

 

結論：定義的信號，雖然定義了數據大小範圍，但是，會根據實際的數據大小的位數進行溢出。

（只限於QuartusII13.0 編譯在altreafpga上測試，其他平臺未知）

所以最終結果是啥？

A：

A1)