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向博主本人提問FPGA相關問題
目前有個項目需要Lattice ecp5 （型號：LFE5UM-25-6MG285C）與 Xilinx k7之間通過兩路SerDes進行通信，從ecp5發送到k7端是兩路1.485G的SerDes信號，從k7端發送至ecp5端是一路SerDes信號（速率爲0.7425G和1.485G都可以）。
k7端發送和接收都正常（SerDes自環驗證也正常），ecp5端發送正常，但是接收會出現問題，如圖1所示，接收通道ch0端數據經常會出現錯誤，正常情況下如圖2所示。k7端SerDes發送代碼及Tx波形如圖3、圖4所示。
檢測了ecp5的SerDes自環（SerDes自發自收），發現也有上述類似問題，更改了pcs配置參數（加大了均衡、預加重、去加重等參數）仍然會收到錯誤信號，找了一塊ecp3的板子，驗證ecp3上SerDes自發自收正常，查找了兩個工程中SerDes部分的差異，根據正常的ecp3的配置參數修改ecp5的配置，但是ecp5上SerDes接收端一直有上述問題。
後來想想感覺是不是ecp5上SerDes接收端有一路通道（ch1通道）直接懸空導致ch0通道數據會有影響，抓去了一下ch1通道的信號，如圖5所示，發現ch1通道的CDR居然能鎖住，然後將ecp5 ip核中的pcs配置通道由2通道改爲1通道，發現1個通道情況下，SerDes在0.7425G和1.485G的速率下接收正常。
於是將ecp5上的SerDes拆爲2個pcs核（一個pcs配置mode選擇Tx and Rx,另一個pcs配置mode選擇Tx only），編譯時會報DCU數量超出範圍的錯誤，查看了一下手冊，ecp5 LFEUM-25只有1個DCU，如圖6、圖7所示。
現在ecp5上SerDes接收端Rx ch1懸空，圖8爲Reports上SerDes I/O分佈，圖9爲ecp5原理圖中SerDes部分。
現在感覺問題應該是ecp5 SerDes接收端2個通道都應該接收數據，或則接收端Rx只使用1路通道時，有哪個地方，沒有正確的配置，ecp5 SerDes部分I/O好像無法自己約束（系統內部配置）。
目前沒有辦法解決，跪求各位大神解答
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如果迴環都有問題一般是電源有問題。
- 在通道懸空狀態下如果CDR可以鎖住，這種情況下是無效的。
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您好！謝謝您的解答。
對於第2點，我用的都是ecp5外部環回，包括ecp5自己的Tx與Rx通過外部信號線連接以及ecp5與k7連接，reveal也是代碼從底層配置環回，抓取的外部環回的數據；
第3點，diamond用的一直是3.9.1.119版本（3.10沒有安裝），3.9版本好像不能分兩次配置（DCU會報錯）；
對於第1點，CDR可以鎖住，RX端也能用reveal抓取到數據，如上述圖5最下面的數據所示，這樣還是無效的麼？
我現在的迴環用1個通道沒有問題，能正確接收數據，用兩個通道（其中Rx1懸空）纔會出現接收不正常的問題（如上面的描述）。
如果是電源有問題，那麼只用一路通道時接收也應該會出現問題，但是一路通道接收正常（同一塊板子，只是將pcs配置中2路通道改爲1路通道即正常）
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不知道能不能和到你，我之前遇到過serders反覆復位好多次才能鎖住的問題，後來發現．．．．
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謝謝！我這邊也遇見了這樣的現象，3.10版本有點問題，我在3.10上面生成的PCS，用reveal抓不到波形，CDR失鎖，同樣的工程換到3.9上面CDR就正常，但是現象還是和上面的現象一樣
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老鐵，我的問題和你相反，我的是lattice發，xilinx收，xilinx總是收到亂碼，是什麼鬼呀？lattice和xilinx均測試自發自收沒問題。。
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謝謝各位，項目解決了。爲了確保項目進行，．．．