ISE中的時序報告分爲兩種:
(1)Post-Map Static Report
(2)Post-Place & Route Static Timing Report
所謂Post-Map是佈局後(沒有佈線)的靜態時序報告,主要用於估計設計的性能,然後提前對設計做一些必要的修改。因爲設計的實現(佈局佈線)是很消耗時間的。Post-Place & Route就是佈局佈線的一個比較接近實際板級的一個靜態時序報告了,這算是設計者進行時序分析的最終依據。
ISE中的時序報告分爲兩種:
(1)Post-Map Static Report
(2)Post-Place & Route Static Timing Report
所謂Post-Map是佈局後(沒有佈線)的靜態時序報告,主要用於估計設計的性能,然後提前對設計做一些必要的修改。因爲設計的實現(佈局佈線)是很消耗時間的。Post-Place & Route就是佈局佈線的一個比較接近實際板級的一個靜態時序報告了,這算是設計者進行時序分析的最終依據。
模塊是設計的基本單元,在Verilog中包括行爲建模(用於綜合和仿真)和結構建模(用於綜合) 在Verilog中,begin和end充當了C語言中大括號的角色,在這兩個關鍵詞之間是程序的內容部分; 模