Verilog中模塊的實例化

首先創建一個模塊爲test

目錄爲這樣:

在模塊test中寫入:

module test(a,b,c);
input a,b;
output c;
wire d,e;
assign c = a&b;
and a1(d,a,b);
or a2(e,a,b);
rt pin(
	.a(a),
	.b(b),
	.c(d)
);
rt pin_tr(
	.a(a),
	.b(b),
	.c(e)
);
endmodule

編譯後,目錄變爲:

 再flie->new一個rt的模塊

寫入:

module rt(a,b,c,d,e);
input a,b,c;
output d,e;
reg d,e;
always@(a | b | c)
begin
	d = a & b;
	e = a | c;
end
endmodule

再編譯後:點擊:rtl viewer

生成的模塊圖爲: