高速EDA設計 作業一
一 實驗前注意事項
1 實驗流程
- 新建bdf文件畫出電路圖
- 編譯，編譯後才能在node finder中找到相應管腳
- 新建vwf文件，先用node finder添加需要觀察的信號，然後設置激勵
- 觀察波形
2 node finder使用
- 打開vwf文件後，在信號導航欄右擊鼠標，選擇insert->insert node or bus
- 確認原理圖編譯完成後，點擊node finder中的list可列出輸入輸出信號
3 vwf波形激勵
- 在某信號的行，按下鼠標並拖動，選取激勵區間
- 信號導航欄左側可用於設置各種激勵類型
- 設置波形結束時間end time，在edit->End Time中設置
- 給輸入設置週期信號，使用導航欄左側鬧鐘樣式激勵
實驗1：拼接4-16譯碼器
1 電路圖bdf文件
2 vwf激勵結果
- 組合邏輯電路出現競爭-冒險現象
實驗2A:使用161完成計數M=12的計數器
1 電路圖bdf文件
2 vwf激勵結果
實驗2B:使用161完成計數M=20的計數器
1 電路圖bdf文件
2 vwf激勵結果
- 圖中可以看到，組合邏輯rcol出現競爭冒險現象