spatan6的EMMC DDR3控制器 EMMC驱动开发

1.背景与介绍
最近通过spatan6管理一片EMMC存储芯片，采用的是纯逻辑语言管理EMMC芯片，EMMC采用的是JEDCE发布的emmc 5.1版本的协议，但是由于EMMC的存储的速度有限，固在设计的前端加了一片DDR3控制器，本篇博客不介绍EMMC的设计，主要分享一下Spatan6的xilinx自带的IP核MCB在设计实际的工程中遇到的问题。
2.问题及解决思路
第一次使用S6 的DDR3控制器

由于我个人需要同时利用DDR3缓存4种用户数据，所以我采用的是4之路32bit的模式，我的设计思路是采用利用状态机轮询机制，就是实时的扫描每个之路数据通路的FIFO里的数据，然后考虑是否启动DDR3的存储操作。部分代码如下图所示：

实际使用过程中发现，发现wr_conuter更新太慢，发现如果轮询时间太短的时候，虽然启动了DDR3的一次读写，但是前端FIFO里的wr_conuter没有及时更新，这样就导致，FIFO里没那么多数据，从而导致p0_wr_underrun置1，导致数据读写错误，本人采用的思路就是讲每次启动 的突发长度设置大一点，我本次设计是设计的每次是16的长度，也即16*32的数据量，这样做的目的就是一方面留出足够的时间使得FIFO的状态更新完成，另外一方面也是保证读写带宽，要是每次操作的突发长度太低，那么整个读写的速度就回很差。
3.结论
感觉S6的控制器相比7系列的IP接口上简单，但是带来的效果就是效率严重下降，当然主控芯片本身就差距比较大，好在EMMC后端的存储速度本身就是100M以下的，所以基本满足本次需求。