Cadence原理圖和PCB筆記

1、製作原理圖一般使用Orcad組件中的capture CIS，Orcad Capture CIS是Prcad組件中功能最強大的一個原理圖製作工具。

2、佈線時網絡變壓器下面做一塊死銅皮，網絡變壓器下面最好不要有走線。

3、原理圖網表輸出：Tools -> Create Netlist，更改放置網表的路徑後輸出即可。

4、開始畫PCB之前的準備：新建PCB文件、網表導入、快捷鍵設置、鼠標右鍵快捷鍵、設置疊層、設置線寬約束。

5、畫PCB的時候選擇ALLEGRO PCB中的ALLEGRO PCB Design GXL(legacy)組件。

6、新建完PCB文件之後，要先設置元件封裝庫的路徑：Setup -> User Perferences，在這個裏面設置封裝的路徑以及封裝所用的pad的路徑，選擇Paths -> Library，在這裏面需要設置兩項：padpath和psmpath，這兩項的路徑都設置爲元件封裝所在的路徑。

7、網表導入：File -> Import -> Logic，在Import logic type下面選擇Design entry CIS(Capture)，在最下面選擇存放網表的路徑，然後點擊右上角的Import Cadence按鈕開始導入。

8、網表導入成功之後設置板層疊層：Setup -> Cross-section，

按照如下表格來設置疊層：

設置疊層的類型：

9、根據阻抗表設置佈線規則約束：Setup->Constraints->physical，在這裏進行線寬的設置：

注意：上圖中設置的單端走線的線寬，不含差分走線。

下面是添加過孔：

新建並設置差分對佈線規則約束：

創建並設置共面和隔層（即射頻）約束：

另外還有可能在信號平面走電源線，因此需要設置一個電源線的規則：

設置線到線以及線到焊盤、銅皮、孔的間距：

10、設置畫PCB時常用的一些快捷方式：

鼠標右擊的快捷方式設置：Tools->Utilities->Stroke Editor

快捷方式設置好之後，需要把啓用鼠標右擊快捷方式的開關打開：Setup->User preference->Ui->Input中，no_dragpopup後面的框勾選上：

鍵盤快捷方式設置：

需要把env文件放在pcbenv文件下面，正常情況下這個pcbenv文件夾是位於安裝目錄下的SPB_Data文件夾下的，如圖：

但是在我的安裝目錄Cadence下面並沒有SPB_Data這個文件夾，在整個電腦中全局搜索也沒有找到這個文件夾。當時就認爲是我安裝的有問題，之前本來是安裝好SPB16.6的，然後又使用吳川斌博客中阿里狗自動安裝了sigrity軟件，在播放購買的加密視頻的時候是不能打開allegro軟件的，當時不知道，還以爲我之前安裝的allegro有問題，就又卸載了，然後使用阿里狗重新安裝了一下，我以爲是這個阿里狗安裝問題呢。然後就把sigrity和SPB16.6全部卸載了，按照普通的方法自己安裝和破解了一次SPB16.6，安裝完成之後還是沒有SPB_Data/pcbenv/這個文件路徑，在電腦上全局搜索也沒搜出來。然後百度中發現：

於是我查看電腦環境變量中的HOME指向的路徑是：C:\Users\SIGMA\AppData\Roaming\SPB_Data\pcbenv

既然是有的，爲什麼全局搜索的時候沒有搜索出來呢，是因爲這個AppData文件夾是個隱藏的文件夾：

現在原因找到了，就是這個HOME變量指向的路徑不對，於是乾脆再卸載了，使用吳川斌博客中的阿里狗再安裝一次，這次安裝完成之後，首先查看在Cadence目錄下面有了這個SPB_Data的文件夾，但是打開看裏面是空的，於是去查看HOME的環境變量：

說明這個環境變量指向的路徑沒有問題，說明阿里狗在破解的時候已經把環境變量修改了，那麼爲什麼這個文件夾是空的呢？

是不是需要先打開一下allegro軟件之後，裏面纔會有一些東西？嘗試一下，確實是。

於是將env文件放在SPB_Data/pcbenv文件夾下，測試發現快捷鍵可以使用了。

11、如果在測距的時候只是顯示mil可以通過設置使其同時顯示mil和mm：

Setup->User Preferences->Element:

測距效果：

12、有時會出現旋轉快捷鍵不可用的情況，解決參考鏈接：https://jingyan.baidu.com/article/fec7a1e5cba21f1191b4e773.html

13、Skill對齊工具。

14、PCB層疊顏色設置：Display->Color/Visibility->Stack-Up

15、設置在PCB中只顯示我們需要的顏色，在命令框中輸入color，彈出舊版的顏色設置命令框，通過Display->Color/Visibility打開的顏色設置對話框是新版的。

注意：需要將上圖中的Place_Bound_Bottom也要選中。這個place bound相當於元器件的封裝外邊框（元件大小）。

16、導入PCB板框：File->import->dxf

17、設置禁止放置器件區，導入進來的邊框是放在Package Geometry層上的，這一層相當於PCB的外邊框。我們的禁止放置器件區是放置在Package Keepout層上，當然放置的時候需要選擇是放置在頂層還是底層，還是兩層都需要。

18、放置螺絲孔：讓PCB處於放置元器件的界面：

然後去原理圖上依次點擊需要放置的螺絲孔，比如要放置3個，就依次把這3個點擊一下，然後回到PCB，在PCB上依次點擊3下，就把這3個螺絲孔放到PCB上了。

19、將螺絲孔放到PCB板框的對應位置，使用吸附功能：首先按下鍵盤上的快捷鍵m，進入移動器件的模式，點擊某個螺絲孔封裝後，這個封裝就會隨着鼠標移動，然後移動到對應的位置，在放置螺絲的那個圓上面右擊->Snap pick to ->Arc/Circle Center.

20、結構件（螺絲孔、要放在固定位置的元器件等）放置完以後，要將其鎖定，防止後續的誤操作將其移動了位置：

21、電路板倒圓角。

直接從cad倒過來的板框是一個shap，shape是不能倒圓角的，要先將其打散：

執行：Shape->Decompose Shape

接下來設置打散之後的線歸屬於哪個層：

然後選中要打散的shape。這樣shape就打散成功了，將原來的shape刪除掉。

開始倒圓角操作：Manufacture->Drafting->Fillet

設置倒圓角的直徑，一般爲3mm，118mil

然後依次單擊相交的兩條邊即可導出圓角。

圓角導完之後將打散的板框再組合爲一個shape：

執行：Shapes->Compose Shapes

選擇組合之後的shape放在哪一層

然後依次選擇哪些打散的線，也可能選一條線之後系統就自動把封閉圖形選上了。

最後將打散的線再刪除掉。

22、器件導入：

方法：首先在pcb板框旁邊建一個網格，將PCB元器件放在網格中間，每一個格點放置一個功能，根據原理圖中的頁來設置網格的行數，根據每一頁中的功能數量來設置網格的列數。

隨便選出一個來畫網格的層：

大概按照一行5個功能區的話，需要畫一條長5000mil的線。鍵盤快捷鍵e畫沒有電器屬性的走線，在命令行中輸入ix 5000是長度爲5000mil。

注意：在複製之前不能有東西處於選中狀態，一定要運行了複製命令之後再去選擇要複製的元件，否則不能修改要複製出的數量。

在change狀態下，右擊可以cut斷一條線。

建好的網格：

接下來將器件導入到對應的網格

查看器件是否已經完全導入：Display->Status

接下來查看一下總共有多少個pin：Tools->Quick Reports->Summary Drawing Report

2000個左右的pin大概需要6天把PCB做完。

23、合成Groups：可以對整個group進行操作，也可以單獨對group裏面的器件進行操作，對後面的模塊化佈局很有用。

這個功能類似於AD中將器件合成一個模塊

首先進入佈局模式：

然後把需要group的器件全部選中，右擊->add to group，會彈出給group命名的對話框，命一個名字，確認即可。這個命名對後續操作沒什麼影響，後續也不會用到這個命名，因此可以隨便命名。

24、設置PCB的自動保存功能：Setup->User Preferences

25、注意，已鎖定的部件是不能刪除的，必須要先將其解鎖之後纔可以進行刪除。

26、佈局及佈線：

（1）注意佈局的時候DCDC儘可能布在一起，保證其背面有一塊完整的銅皮，其它信號走線儘可能不要靠近DCDC，因爲DCDC中都有電感，而電感對信號的影響較大。

（2）DDR可能會影響電路板上射頻信號，估算方法爲看DDR的速度，然後乘以3，看看成完之後的頻率是否會落在射頻的受影響頻率範圍內，或者接近這個範圍。如果有可能影響到射頻，那麼就需要在DDR上面加一個屏蔽罩。

（3）對於DCDC中的反饋線，如果空間允許的話，最好將其做一個包地處理。

（4）產看某個網絡鏈接情況：

（5）通過點擊原理圖中的元件將PCB中的某些元件高亮：

首先在PCB中執行高亮的命令（或者改變顏色的命令），然後在PCB左側選中symbols，然後切換到原理圖，依次單機需要高亮的元件，點擊完回到PCB，發現已點擊的元件被高亮了。

（6）BGA封裝的器件要在其某一邊上留出3mm或者5mm的空間不能放置元器件，考慮返修使用。

（7）考慮到測試夾具的製作，最好把測試點放在PCB的一側，集中放置。

（8）架筋加屏蔽罩的方式，架筋1mm的寬度，架筋左右兩邊的器件離架筋0.4mm。

（9）DDR的拓撲方式有T拓撲和FLY-BY拓撲，兩顆DDR的話，兩個拓撲方式相差無幾，T拓撲在時序控制上更有優勢，FLY-BY拓撲在佈局上面更有優勢，它能使用一個更小的佈局空間，大概可以節省25%的佈線密度。如果DDR顆粒的數量大於2片的話推薦使用FLY-BY。在使用FLY-BY拓撲之前要先確認DDR是否支持時序補償，如果支持的話纔可以使用FLY-BY。FLY-BY拓撲經驗值，兩個DDR顆粒之間的距離5mm（最近的兩個pin之間的距離，不是元件體）比較方便走線，無論正反貼還是大於兩個。DDR顆粒和主控芯片的距離推薦大於8mm（最近的兩個pin之間的距離，不是元件體）。

（10）注意原理圖中引腳的屬性如果是power，那麼默認名稱相同的引腳會鏈接到一起。在原理圖上修改某個元件的某個引腳的屬性：首先選中該元件，右擊->Edit Part，然後在彈出的窗口中選中需要修改的引腳，右擊->Edit Properties...

（11）fanout可以將BGA的孔全部扇出：Route->Create Fanout

注意，過孔的大小要視BGA引腳的間距而定。

BGA扇出後不容易看出哪個是焊盤，哪個是扇出的孔：

需要設置一下，Setup->Design Parameters

設置完成以後，就能分清楚哪個是BGA的焊盤，哪個是扇出的過孔：

（12）設置區域規則，執行命令Setup->Constraints->Physical

新建的區域規則命名爲BGA，設置最小和最大線寬：

設置區域規則的間距：

在PCB上面添加區域規則：

（13）走DDR的地址和時鐘線的時候可能需要兩個層走線，那麼儘量讓兩個層走線數量想當，這樣繞等長的時候好繞一些。

（14）串擾耦合度在工程上一般控制在5%左右，allegro17.2中耦合度查詢工具已經從sigrity的power SI放到了allegro中，可以在allegro中直接查詢串擾耦合度。

（15）ALLegro中內層無盤過孔的設置：Setup->Unused Pads Suppression

點擊Close後可能彈出一個警告的對話框，點擊確定即可。

在ALLEGRO中關於無盤工藝還需要設置一個地方，否則走線從過孔上經過，不會報DRC錯誤：Setup->Constraints->Modes

內層無盤工藝的優勢：增大走線之間的安全間隙，增大布線的空間。

（16）設置差分對：執行命令Setup->Constraints->Physical

選中需要設置差分對的兩個網絡，右擊->Create->Differential Pair

（17）將DDR的信號線做一個分組：

右擊->Create->Net Group

（18）DDR地址信號中的復位信號不用等長，可以從地址信號分組中移開。地址信號線（DDR中除了數據線之外的所有線）中可以細分爲地址信號和控制信號，控制信號線的等長要求沒有地址信號線那麼嚴格，地址信號線的等長要求又沒有數據信號線那麼嚴格，即數據信號等長要求最嚴格，地址信號次之，控制信號再次之。

（19）將設置好的差分對賦予差分100的規格（差分的阻抗）：

（20）設置3W規則：

（21）將設置好的3W規則賦予給DDR網絡：

（22）設置相對傳播延遲：

合成對應的Match Group

（23）計算線長

（24）調整差分走線，規則設置完畢，回到PCB，將差分線change到對應的寬度，然後調整位置，調整的時候如果想只是調整單根走線，可以在修線狀態下，單機某條線使其處於移動狀態，右擊->Single trace mode，這樣就可以移動單條線，再單機一下跳出移動單條線的模式。

（25）走線繞等長的時候，如果走線有跨層（過孔），需要把過孔的長度考慮進去，跨越的層數不一樣，過孔的長度也不一樣。

執行Setup->Contraints->Modes

（26）設置地址走線的規則，因爲是FLY-BY拓撲，所以設置規則相對會複雜一些，Setup->Constraints->Physical

【注意，一定要將這個刪掉。第一次設置完這個地址走線規則後，拉等長的時候發現不對，右下角不出現綠色的等長區間，檢查規則發現這個group沒有刪掉，將其刪掉之後就正常了】

會彈出一個簡單的仿真界面，當然這裏的仿真不如Sigrity，如下：

執行上圖中的Set->Constraints

【注意，這個截圖是分兩次截的，名稱可能不對應】

彈出的警告選擇“是”

將上面設置的規則適用於所有的地址線（除了那個差分對）

然後單獨設置那個差分對的規則：

（27）設置無源器件，串阻的XNet：

這裏有一個22Ω的串聯電阻，位號是R48，要先把它設置一下

點擊OK後，在彈出的對話框中找到電阻R48：

然後點擊Auto Setup，讓系統自動從已有模型中匹配模型：

如果系統中匹配不到，可以自己創建一個模型，點擊Create Model

在彈出對話框中：

這樣就創建完成了。

設置成功之後，回到PCB就能看到XNet

（28）回到規則管理器，繼續設置規則：

如下圖，DDR地址線的拓撲規則DDR_A0對於更改爲XNet的網絡已經不再適用了。

所以要將這個網絡的規則更改一下，

在這裏右擊->SigXplorer，彈出這個網絡的模型：

設置方法和上面相同：

然後更新到規則管理器：

將下面這一段

添加到這段中，都是U9到U47的

添加方法：

另一個需要添加到M1中，M1中是從U47傳輸到U46的

（29）接下來再去設置時鐘，即那個差分對：

打開差分對模型：

這個R47是放在末端的一個端接電阻，可以忽略不計

至此，地址線需要等長的設置完畢，如下圖，從U9到U47共26條線，從U47到U46共26條線。

方便看網絡線長，可以做個分析模型設置：

就會顯示出長度信息：

這些地方需要修整一下：

整理後：

下面這個從U47到U46的走線也要整理一下：

修改後：

至此，地址線的規則設置完畢。

（29）等長DRC的顯示開關：

（30）DDR芯片之間連接的DQ走線，即參考電壓走線，推薦使用粗的走線，而不是銅皮，使用粗走線的效果是要好於一個平面的，如果是在電源層佈一個平面的話，容易是其它平面或者網絡參考的這個平面，將其它的噪聲耦合到這個DQ平面。下面這兩根線是DDR電壓參考的線，DQ和CA，使用10mil的走線相連接。

27、對於多層板來說（6層、8層），它的電源濾波電容主要起一個平板濾波的作用，佈局的時候均勻分佈就行，沒必要必須靠近要濾波的引腳放置。電容都有它的濾波半徑。應該是在電路板上一顆電容對於周圍一定半徑內是有濾波作用的。

28、要把BGA扇出的孔，引腳和孔之間的連線，電源和地線做一下加粗處理，一般加粗到10mil。

29、主CPU阻容器件佈局的時候，先布左上四分之一，這四分之一範圍內從上往下依次放置。

30、晶振佈局走線的時候要留出一個能夠包地的空間範圍，晶振包地處理，晶振相關的地焊盤，通過過孔下主地，不和晶振包地的地相連。兩條晶振線之間串接一個阻值較大的電阻，有利於降低它的功耗。

31、使用快捷鍵8對齊後，對齊的引腳會被高亮，按j取消高亮即可。

32、鋪銅時銅皮和焊盤之間連接方式，將十字連接修改爲全連接：以前工藝的不成熟，考慮到散熱的需要，使用十字連接，現在工藝很成熟了

33、一個8-16的過孔，長時間可以通過400-500mA的電流，短時間可以過大概700mA的電流。

34、濾波電容放置的時候，最好讓電容引腳和過孔做一個對齊，這樣方便連線。

35、CPU的濾波電容等走線走完以後再放置。

37、長距離的走線最好留給比較好的層，如本例程中的Si2層。

38、在BGA下面的過孔，會要求有一個塞孔的工藝。

39、對於一些局部的電源走線，可以先用線將網絡走通，最後一步再將線換成銅皮。

40、安規方面，通過一個0歐電阻相連的兩個GND，銅皮之間的距離爲2.8mm，也就是88mil。

41、鋪銅皮的時候，按下s鍵，在對應位置畫出銅皮，然後按下d鍵，在畫好的銅皮上單機一下，讓該銅皮處於被修改的模式，然後再在這個銅皮需要連接到的網絡上單機一下，這個銅皮就會連接到對應的網絡。

42、網絡變壓器對應的所有層都要挖空。比如說要防一個4000kV的電壓，對於板材RF4的抗壓性能，可以計算出需要挖空幾層。

43、對於高電壓走線或者銅皮在電流上面最好不要留有過多餘量，比如12V點電壓走線，要求走3A的電流，但是你設計留有過多餘量，可以走5A，那麼這樣反而會對其它信號造成一定的影響。

44、電源芯片的地引腳要儘可能的多打一些進地孔，電源芯片的反饋線最好粗一些。

45、網線要用差分對來走，網絡變壓器到網口的走線一般不用控阻抗，也不用做等長（最好等長），網絡變壓器到主控芯片的修線需要控阻抗。網線是要過安規的，具體線寬要根據過多少的安規計算出來。

46、射頻線最好走曲線，不要走直線，長度不能發生在射頻波長的四分之一或者二分之一處。對於6層板，假如射頻線走在第一層，其參考的層爲第三層，但是第二層爲GND，那麼就需要把第二層在射頻線下面的區域挖空，假如射頻線寬是12mil，挖空的寬度可以爲36mil。射頻線周圍打孔的孔間距，一般要求爲波長的二十分之一的範圍內，個人習慣孔間距爲37mil。如果視頻線周圍銅皮相對較少的話，可以在線的周圍打兩排間距爲37mil的孔，錯落放置。

47、一般非機械孔周圍的避讓區爲孔徑的1.5倍左右。

48、內電層的過電流能力要比表層差一些。

49、電源儘可能使用銅皮鏈接。

50、電源網絡拉線的時候，對於一些比較分散的網絡，可以先用走線連起來，這樣就知道了大概的路徑和過層，然後再使用銅皮將這個走線替代。

51、最後放置濾波電容的時候，由於BGA下方空間有限，可以適當將地泛出的孔進行和孔。

52、電源層的分割：

（1）按下快捷鍵e，然後：

注意這個線寬，也就是間距，一般爲10/12/15mil，這個是根據壓差來的，壓差大的話就設置大一點。

（2）

走在Si3層的DDR走線，參考的是Power層，在Power層做分割的時候應該避免造成Si3層的DDR走線跨分割，跨分割走線會在誇分割的區域產生雜波，對信號造成影響。

（3）對於較窄的電源銅皮，如果中間有很多其它網絡的過孔，這些過孔會將這個電源的銅皮打爛，導致其通流變得很差。

（4）對於Power層，並不需要將整個層都鋪成電源，只在比較集中的地方鋪就行，其它小網絡的電源可以通過其它層的銅皮或走線接過來，然後power層其它區域留着鋪地。

（5）一定要保證信號參考平面的完整，儘量減少信號的跨分割區域。

（6）鋪銅區域分割好以後，還要做一個禁止佈線區，

通常電源層有一個20H的原則，它是相對於它的參考層來說，比如：Si3層參考的是Power層，Si3層的走線間隔是4mil，那麼Power層就需要相對板框內縮80mil。這個內縮的量有點大，通常我們做電源層切割的時候，不會把整個Power層都作爲電源層，而是會把最外面這一層作爲GND，作爲GND的話只需要內縮20mil就行：