最近做實驗要用Testbench，本來想照着網上教程做一做，結果太坑了，所以決定自己寫一篇。我用的是Quartus II 16.0，如果版本不同沒有關係，相差不會很大。
在開始之前，首先要確定兩件事情：
1.你的電腦安裝了simulation工具，也就是ModelSim-Altera或者ModelSim-SE或者其他工具。
https://blog.csdn.net/he__yuan/article/details/80560064
這篇博客裏介紹瞭如何安裝ModelSim-SE工具，親測好用，就不重複了。如果大家要用其他simulation工具，請自行百度吧。
2.設定好了simulation路徑，打開你的Quartus，Tools->Options->EDA Tool Options確定設定好了路徑。
http://group.chinaaet.com/4000264741/4100029781
這篇博客介紹了ModelSim-Altera和ModelSim-SE工具路徑問題，也寫的很清楚。
如果設定好了之後出現了Can't launch XXXX，那麼就在路徑後面加一個\，如果最後沒有報這個錯誤就忽略這句話。
做好準備工作之後就可以正式開始利用testbench文件：
1.打開工程，編譯（略）。
2.設定Simulation
Assignments->Settings->EDA Tool Settings->Simulation
進入Simulation設定界面。
我這裏的仿真工具是ModelSim-SE，所以Tool name選擇的是ModelSim。如果仿真工具是ModelSim-Altera，那麼下拉選擇ModelSim-Altera。
Format for output netlist選擇語言：VHDL或者Verilog（因爲我習慣VHDL，所以就選擇的VHDL）。
Output directory：選擇文件輸出路徑。
NativeLink Settings暫時選None。
3.生成模板
Processing->Start->Start Test Bench Template Writer
在這裏生成模板，如果沒有錯誤會看到控制檯提示如下：
4.編寫TestBench文件
File->Open 在對應路徑下找到.vht文件（VHDL語言對應.vht文件，如果是Verilog則爲.vt文件）打開，修改內容，達到檢測目的。
這裏不進行代碼解讀，就是模板代碼，各個模塊該幹嘛就幹嘛，比較好懂。
5.添加TestBench文件
Assignments->Settings->EDA Tool Settings->Simulation 再次進入這裏，將上次的None換成Compile test bench，點擊Test Bench..按鈕，彈出Test Benches框，點擊new
這裏是Quartus 16.0，有兩行
Test bench name：填.vht文件名字，比如我的文件名是mem.vht，就填mem。
Top level module in test bench：在VHDL中填寫entity的名字，在Verilog中填Module的名字。我的ENTITY：
如果是9.0還會有第三行Design instance name in test bench：寫自動生成模板第一BEGIN下面這個，就是i1。
都填好之後再File name點擊Add添加.vht(或.vt)文件，點擊OK即可
退到這一層再點OK，正常效果如下：
到這裏就OK了。
6.Tools->Run Simulation Tools->RTL Simulation 出現下圖就大功告成！
以上就是使用TestBench文件過程，如果還有問題歡迎交流！！！