F28335的DSP中主頻的配置

1.前言

在學習DSP的時候，常常有個問題。F28335的DSP主頻可達150MHz，但是這個150MHz的配置實現方式在示例中只有一種方式。即選用30MHz的晶振，然後使用PLL十倍頻得到300MHz之後，然後再2分頻得到150MHz。
經過查詢官方手冊，得到的結論是，常用的配置方式只能是這樣。

2. 配置過程

1. 主頻的計算
   首先看主頻得到的方式。下圖爲官方手冊中的時鐘與PLL（鎖相環）模塊。
   首先經過晶振（無源晶振加片上振盪器或者有緣晶振）得到OSCCLK。這個信號的頻率由晶振本身決定。
   然後經過PLL得到VCOCLK（OSCCLK，在PLL被旁路的時候爲OSCCLK）。這個信號的頻率由PLL中的寄存器配置得到。
   然後經過分頻得到CLKIN，該信號就是CPU的主頻。
   綜上，CLKIN＝OSCCLK＊ｍ／ｎ。
   其中，ｍ爲PLL倍頻的倍數，n爲分頻的倍數。
2. 配置過程
   想要想要配置主頻CLKIN爲F28335的最高主頻150MHz。通過組合看可以有很多中組合。但是官方的手冊中，關於晶振的選擇和分頻有一定的條件，加上這兩個條件，組合就少了。
   條件一：首先是官方手冊中關於使用晶振時有頻率限制
   也即是晶振的使用範圍只能在20~35MHz。
   條件二：在分頻的時候也有官方手冊中也有個條件，如下圖：
   也即1分頻的使用是有條件的。只有在PLL被禁止或者旁路的時候纔可以配置爲1分頻。
   在分頻調頻下，可以使用2分頻或者4分頻。
   如果使用4分頻，那麼VCOCLK = CLKIN * 4 = 150 * 4 = 600MHz。
   而m的範圍爲1~10，然後晶振的範圍爲600~60MHz，顯然這不符合官方手冊關於晶振的要求。
   如果使用2分頻，那麼VCOCLK = CLKIN * 2 = 150 * 2 = 300MHz。
   而m的範圍爲1~10，然後晶振的範圍爲300~30MHz，由於m爲正整數，因此結合官方晶振的範圍，只有倍頻數爲9，晶振選擇33.33MHz和倍頻數選擇10，晶振選擇30MHz，這兩種組合。
   而常見晶振型號中，晶振頻率沒有33.33MHz的，只有33MHz，但如果選擇33MHz的晶振，此時的主頻爲 33 * 9 / 2 = 148.5 MHz，不滿足150MHz的要求。
   因此最終只能選擇使用30MHz晶振，倍頻爲10，分頻爲2的這種組合。