时钟线（scl）高电平时，如果有沿产生，sda,上升沿起始，下降沿停止，因此，传数据时，时钟线高电平，sda保持稳定，低电平数据变化。
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module digitalclk( input clk,//時鐘 input reset,//復位 input set_m,//分鐘調時
时钟线（scl）高电平时，如果有沿产生，sda,上升沿起始，下降沿停止，因此，传数据时，时钟线高电平，sda保持稳定，低电平数据变化。
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