SerDes interface參考設計_總結（9）

           現階段的設計中，SERDES設計在M7的應用中應該可以滿足270Mhz的SDI傳輸。SERDES的通信，現階段的瓶頸主要來源FPGA內部的邏輯，其在CDR部分的邏輯時鐘需要和採樣時鐘保持一致，這與7:1的LVDS相比，差距還還是挺大的，雖然8b/10b的SERDES在解串後部分的邏輯是採樣時鐘的十分之一，但是因爲CDR部分的邏輯最終影響了採樣的速率，對於此，也有一些方案是用通信時鐘速率的一半的時鐘對數據進行採樣的方法，不過該方法要求對數據進行移位的45度。