Verilog卷積_Conv函數實現_MATLAB卷積_FPGA驅動VGA顯示（2）Verilog

可以先編寫不可綜合的仿真用Verilog，然後再寫可綜合的，如果技術卓越，可以跳過這步：

卷積的長度是不確定的，比如MATALAB裏面的CONV函數，輸入多長的都行，但是需要提前輸入一整個向量（數組），那麼長度也就是定下了：我寫的MATLAB卷積函數也是有測長度的：https://blog.csdn.net/Mr_liu_666/article/details/103372145

但是實際用FPGA的時候，實時卷積，卷積對象是流式輸入的，所以首先定下來一個長度，比如128，那麼我們的Verilog就算128卷積128即可，一次填充128，計算一次，輸出一次。我寫的Verilog用了parameter定義了常量，卷積長度可以隨時改變，爲了雙重for嵌套累加，需要一些臨時reg變量計數，我使用的是8位的，所以最大隻能加到255，卷積長度不能超過128，否則卷積結果長度爲128+128-1=255，變量就不能清零了。

以8位卷積爲例：

卷積結果是1到8到1，modelsim仿真結果如下：

成功得到1到8到1的結果。

卷積模塊代碼：

//模塊：可變長卷積模塊
//功能：算兩個預設長度的寄存器的卷積結果，寄存器的輸入實時更新，卷積結果放在寄存器中，實時輸出
//使用方法：輸入時鐘，低電平復位清空不定態寄存器，load拉高輸入即將計算的數值，
//out拉高輸出結果寄存器的數值
module CONV(
input wire reset,//復位，清空所有寄存器
input wire clk,//時鐘
input wire  [7:0] CONV_iData0,//輸入數據
input wire  [7:0] CONV_iData1,//輸入數據
output reg  [15:0] CONV_oData//輸出數據
);

parameter LengthOfConv = 8;//卷積長度
parameter InState = 4'b0001,ConvState = 4'b0010,OutState = 4'b0100,ClrState = 4'b1000;

//三個mem類型的寄存器
reg [7:0] CONV_iData0reg[LengthOfConv - 1:0];
reg [7:0] CONV_iData1reg[LengthOfConv - 1:0];
reg [15:0] CONV_oDatareg[2*LengthOfConv - 2:0];

reg [7:0]index0;
reg [7:0]index1;//這兩個是初始化，清零用的

reg [7:0]index_input;//輸入計數
reg [7:0]index_conv;
reg [7:0]index_conv2;//卷積計數
reg [7:0]index_output;//輸出計數
reg [7:0]index_clr;//輸出計數

reg [3:0] state,nextstate;

initial
	 begin
		index0 <= 0;
		index1 <= 0;
		index_input <= 8'b0;
		index_conv	<= 8'b0;		
		index_conv2 <= 8'b0;
		index_output<= 8'b0;
		index_clr <= 8'b0;  
		state <= InState;
		nextstate <= ConvState;
	end

always @(posedge clk)//用若干個時鐘週期把卷積輸入寄存器和結果寄存器清零
begin
	if(reset == 0)
	begin
		CONV_iData0reg[index0] <= 8'b0;
		CONV_iData1reg[index0] <= 8'b0;
		CONV_oDatareg[index1] <= 16'b0;
		if(index0  == LengthOfConv - 1) 
			index0 = 8'b0;  
		else
			index0 <= index0 + 8'b1;
		if(index1  == LengthOfConv * 2 - 2) 
			index1 = 8'b0;  
		else
			index1 <= index1 + 8'b1;
	end
	else
	begin
		if(state == InState)//輸入數據
		begin
			begin
				CONV_iData0reg[index_input] <= CONV_iData0;
				CONV_iData1reg[index_input] <= CONV_iData1;
				index_input <= index_input + 8'b1;
				CONV_oData <= 0;//轉換沒有結束的時候，輸出爲0
			end
			if(index_input >= LengthOfConv - 1)
			begin
				index_input <= 8'b0;
				state <= nextstate;
				nextstate  <= OutState;
			end
		end
		if(state == ConvState)//計算卷積
		begin
			CONV_oData <= 0;//轉換沒有結束的時候，輸出爲0
			if(index_conv2  <= LengthOfConv-1 &&index_conv  <= LengthOfConv-1 )
				CONV_oDatareg[index_conv2 + index_conv] = CONV_oDatareg[index_conv2 + index_conv] + CONV_iData0reg[index_conv2]*CONV_iData1reg[index_conv];
			if(index_conv2  == LengthOfConv ) //用於代替for循環嵌套，內層
			begin
				index_conv2 <= 8'b0; 
				index_conv <= index_conv + 8'b1;
			end
			else
				index_conv2 <= index_conv2 + 8'b1; 
				
			if(index_conv  == LengthOfConv )
			begin
				index_conv <= 8'b0; 
				index_conv2 <= 8'b0; 
				//clearflag <= ~clearflag;
				state <= nextstate;
				nextstate  <= ClrState;
			end
		end	 
		if(state == OutState)//輸出狀態
		begin
			CONV_oData <= CONV_oDatareg[index_output];
			index_output <= index_output + 8'b1;
			if(index_output  == LengthOfConv * 2 - 2)//多一個週期，使輸出完整，但是會多出來一個越界的現象，也就是一個0（因爲我們清零過了）
			begin
				index_output <= 8'b0;  //由於非阻塞賦值的特點，這裏需要從0到LengthOfConv * 2
				state <= nextstate;
				nextstate  <= InState;
			end			
		end 
		if(state == ClrState)//清除狀態
		begin
			CONV_oData <= 0;//轉換沒有結束的時候，輸出爲0
			CONV_oDatareg[index_clr] = 0;
			index_clr<= index_clr + 8'b1;
			if(index_clr  == LengthOfConv * 2 - 1 )
			begin
				index_clr <= 8'b0;  
				state <= nextstate;
				nextstate  <= ConvState;
			end			
		end 
	end
end
endmodule

另外，initial裏面的東西仿真的時候管用，綜合以後可能會沒效果：https://blog.csdn.net/Mr_liu_666/article/details/103375653

測試代碼：(這裏使用了可綜合的狀態機，效果不錯)

`timescale 1ns/1ns


module CONV_top();
    
parameter period = 1;

parameter Rst0State = 2'b00;//前提是state的初值是0
parameter Rst1State = 2'b01;
parameter WorkState = 2'b10;
    
reg reset;
reg clk;
reg  [7:0] CONV_iData0;
reg  [7:0] CONV_iData1;
reg  [15:0] index_reset; 
reg  [1:0] State;
  
always @(posedge clk)
begin
	if(State == Rst0State)//開始復位
	begin		
		reset <= 0;
		index_reset <= 0;
		State <= Rst1State;
	end
	else 
	if(State == Rst1State)//保持復位，復位結束
		begin
			if(index_reset <= 16'hfe)
			begin
				index_reset <= index_reset + 1;
			end
			else
			begin
				//index_reset <= 0;
				State <= WorkState;
				reset <= 1;
			end
		end
		else
			if(State == WorkState)//輸入數據
			begin
				reset <= 1;
				State <= WorkState;
				CONV_iData0 = 8'h01;
				CONV_iData1 = 8'h01;
			end
end

always 
begin
	# period clk = !clk;	
end

CONV CONV0(
	.reset(reset),
	.clk(clk),
	.CONV_iData0(CONV_iData0),
	.CONV_iData1(CONV_iData1),
	.CONV_oData(CONV_oData)
);
endmodule 

接下來應該將其綜合進工程，做一個可視的FPGA實驗，準備做一個累加實驗，使一個跳動的色塊的顏色隨着卷積結果的變化而變化：https://blog.csdn.net/Mr_liu_666/article/details/103376238

關於其MATLAB仿真，見前一篇：https://blog.csdn.net/Mr_liu_666/article/details/103372145