1、問題描述
進行 Synthesis 和 Implementation 過程均沒有問題，但是執行 Generate Bitstream 時顯示失敗。
出現問題時的引腳約束文件如下：
問題總結：邏輯引腳的標準值未經用戶明確指定。
[DRC NSTD-1] Unspecified I/O Standard: 3 out of 3 logical ports use I/O standard (IOSTANDARD) value ‘DEFAULT’, instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all I/O standards. This design will fail to generate a bitstream unless all logical ports have a user specified I/O standard value defined. To allow bitstream creation with unspecified I/O standard values (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks NSTD-1]. NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. Problem ports: clk, d, and q.
3個邏輯引腳使用的 I/O標準值（IOSTANDARD）爲’DEFAULT’，而不是由用戶指定的特定的值。這可能會導致I/O爭用或與電路板電源或連接性不兼容，從而影響性能、信號完整性，或者在極端情況下會損壞設備或所連接的組件。若要更正此衝突，請指定所有I/O的標準值。除非所有邏輯端口都定義了用戶指定的I / O標準值，否則此設計將無法生成比特流
要允許使用未指定的I / O標準值創建位流（不建議），請使用以下命令：set_property SEVERITY {Warning} [get_drc_checks NSTD-1]。 注意：使用Vivado Runs基礎結構（例如launch_runs Tcl命令）時，請將此命令添加到.tcl文件中，並將該文件在執行運行的write_bitstream步驟之前勾選。 問題端口：clk，d和q。
2、問題解決
點擊左邊側欄的 Open Implemented Design，打開應用設計
點擊 Window 中的 I/O ports，打開引腳設置窗口：
拉開最左側的變量名（clk，d，q等），拉開 I/O Std，看到三個紅紅的default(LVCMOS18)，（注：括號內的可能是其它的名稱），全部改爲LVCMOS18即可
修改後 I/O Std 的如下圖所示：
ctrl+s保存當前設置，點擊OK：
這時原來的Constraint文件出現了已更改的提示，點擊 Reload進行更新
修改後的約束文件如下：
這時再進行比特流寫入即可：
3、其他方法
另外，其他一些博主提供了錯誤提示中的另一種解決辦法——允許使用默認I/O設置（Default），大家也可以參考一下：
參考鏈接：
1、進行vivado開發時，Generate Bitstream報錯[DRC NSTD-1]，詳細解決步驟
2、官方文檔：https://china.xilinx.com/support/answers/56354.html