1、问题描述
进行 Synthesis 和 Implementation 过程均没有问题，但是执行 Generate Bitstream 时显示失败。
出现问题时的引脚约束文件如下：
问题总结：逻辑引脚的标准值未经用户明确指定。
[DRC NSTD-1] Unspecified I/O Standard: 3 out of 3 logical ports use I/O standard (IOSTANDARD) value ‘DEFAULT’, instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all I/O standards. This design will fail to generate a bitstream unless all logical ports have a user specified I/O standard value defined. To allow bitstream creation with unspecified I/O standard values (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks NSTD-1]. NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. Problem ports: clk, d, and q.
3个逻辑引脚使用的 I/O标准值（IOSTANDARD）为’DEFAULT’，而不是由用户指定的特定的值。这可能会导致I/O争用或与电路板电源或连接性不兼容，从而影响性能、信号完整性，或者在极端情况下会损坏设备或所连接的组件。若要更正此冲突，请指定所有I/O的标准值。除非所有逻辑端口都定义了用户指定的I / O标准值，否则此设计将无法生成比特流
要允许使用未指定的I / O标准值创建位流（不建议），请使用以下命令：set_property SEVERITY {Warning} [get_drc_checks NSTD-1]。 注意：使用Vivado Runs基础结构（例如launch_runs Tcl命令）时，请将此命令添加到.tcl文件中，并将该文件在执行运行的write_bitstream步骤之前勾选。 问题端口：clk，d和q。
2、问题解决
点击左边侧栏的 Open Implemented Design，打开应用设计
点击 Window 中的 I/O ports，打开引脚设置窗口：
拉开最左侧的变量名（clk，d，q等），拉开 I/O Std，看到三个红红的default(LVCMOS18)，（注：括号内的可能是其它的名称），全部改为LVCMOS18即可
修改后 I/O Std 的如下图所示：
ctrl+s保存当前设置，点击OK：
这时原来的Constraint文件出现了已更改的提示，点击 Reload进行更新
修改后的约束文件如下：
这时再进行比特流写入即可：
3、其他方法
另外，其他一些博主提供了错误提示中的另一种解决办法——允许使用默认I/O设置（Default），大家也可以参考一下：
参考链接：
1、进行vivado开发时，Generate Bitstream报错[DRC NSTD-1]，详细解决步骤
2、官方文档：https://china.xilinx.com/support/answers/56354.html