zynq7通過selectmap加載fpga

1.測試環境

zynq7通過以太網接收bin文件，通過selectmap加載fpga，位寬可選擇爲8位或者32位

2.部分

這是產生clk時鐘用的

這裏是數據輸出

產生時序

3.參考設計

詳細應用信息參考xapp583
具體代碼已上傳可自行下載
參考代碼爲32位，稍加修改可改爲8位寬

4.8位寬

將陰影部分打開，同時函數的data32更換爲byte【i】即可

5.測試結果

結果可正常連續加載