二進制並行加法器

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段世林  0308054205


二進制並行加法器是一種能並行產生兩個二進制數算術和的邏輯部件，按其進位方式的不同可分爲串行進位和超前進位二進制並行加法器。
目前常用的串行進位4位二進制並行加法器有T692，超前進位4位二進制並行加法器有T693。其芯片的管腳排列圖和邏輯符號分別如右上圖和右下圖。圖中，A4、A3、A2、A1是二進制被加數；B4、B3、B2、B1是二進制加數；C0爲低位的進位輸入；FC4爲高位的進位輸出；F4、F3、F2、Fl爲相加的和數。
二進制並行加法器Ⅰ 
串行進位二進制並行加法器是由全加器級聯而成的。其特點是：被加數和加數的各位能同時並行到達各位的輸入端，而各位全加器的進位輸入則是按照由低位向高位逐級串行傳遞的，各進位形成一個進位鏈。由於每一位相加的和都與本位進位輸入有關，所以，最高位必須等到各低位全部相加完成並送來進位信號之後才能產生運算結果。顯然，這種加法器運算速度較慢，而且位數越多，速度就越低。
二進制並行加法器Ⅱ 
爲了提高加法器的運算速度，必須設法減小或去除由於進位信號逐級傳送所花的時間，使各位的進位直接由加數和被加數來決定，而不需依賴低位進位。根據這一思想設計的加法器稱爲超前進位(又稱先行進位)二進制並行加法器。
根據全加器的“進位”輸出表達式 Ci=AiBi+(Ai+Bi)Ci-1
可知：當第i位的被加數Ai和加數Bi均爲1時，有AiBi=1，不論低位運算結果如何，本位必然產生進位輸出，即Ci=1，所以，定義Gi=AiBi爲進位產生函數；當Ai和Bi中只有一個爲1時，即AiBi=0，Ai+Bi=1時，可使得Ci=Ci-1，即當Ai+Bi=1時，來自低位的進位輸入能傳送到本位的進位輸出。所以，定義Pi=Ai+Bi爲進位傳遞函數，將Pi和Gi代人全加器的“和”及“進位”輸出表達式，可得到
Fi=Ai⊕Bi⊕Ci-1=PiGi’ ⊕Ci-1
Ci=AiBi+(Ai+B)Ci-1=Gi+PiCi-1
二進制並行加法器Ⅲ 
當i=1、2、3、4時，可得到4位並行加法器各位的進位輸出表達式爲C1=P1C0+Gl C2=P2C1+G2 C3=P3C2+G3 C4=P4C3+G4
經代入整理後依次爲 C1=PlC0+G1 C2=P2P1C0+P2G1+G2
C3=P3P2P1C0+P3P2Gl+P3G2+G3
C4=P4P3P2P1C0+P4P3P2G1+P4P3G2
+P4G3+G4
由上述表達式可知，各進位輸出僅取決於Pi、Gi和C0。由於Pi、Gi取決於Ai、Bi，而Ai、Bi以及C0(一般情況下，C0在運算前已預置)能同時提供，這就使得各位的進位能同時產生，從而提高了運算速度。對各進位輸出表達式稍加變換後，可得到超前進位4位二進制並行加法器的邏輯電路圖如右圖。
二進制並行加法器Ⅳ 
二進制並行加法器除實現二進制加法運算外，還可實現代碼轉換、二進制減法運算、二進制乘法運算、十進制加法運算等功能。下面舉例說明。
例7．1 用4位二進制並行加法器設計一個將8421碼轉換成餘3碼的代碼轉換電路。 
解 根據餘3碼的定義可知，餘3碼是由8421碼加3形成的代碼。所以，用4位二進制並行加法器實現8421碼到餘3碼的轉換，只需從4位二進制並行加法器的輸入端A4、A3、A2和Al輸入8421碼，而從輸入端B4、B3、B2和B1輸入二進制數0011，進位輸入端C0加上“0”，便可從輸出端F4、F3、F2和F1得到與輸入8421碼對應的餘3碼。其邏輯電路圖如上圖。
二進制並行加法器Ⅴ 


例7．2 用4位二進制並行加法器設計一個4位二進制並行加法/減法器.
解 設A和B分別爲4位二進制數，其中A=a4a3a2a1爲被加數(或被減數)，B=b4b3b2b1爲加數(或減數)，S=s4s3s2s1爲和數(或差數)。並令M爲功能選擇變量，當M=0時，執行A＋B；當M=1時，執行A－B。減法採用補碼運算。


可用一片4位二進制並行加法器和4個異或門實現上述邏輯功能。具體可將4位二進制數A直接加到並行加法器的A4、A3、A2和A1輸入端，4位二進制數B通過異或門加到並行加法器的B4、B3、B2和B1輸入端。並將功能選擇變量M作爲異或門的另一個輸入且同時加到並行加法器的C0進位輸入端


二進制並行加法器Ⅵ


使之，當M=0時，C0=0，bi⊕M=bi⊕0=bi，加法器實現A+B；當M=1時，C0=1，bi⊕M=bi⊕1=bi‘，加法器實現A+B’+1，即A－B。其邏輯電路圖如上圖


例7．3 用4位二進制並行加法器設計二個用餘3碼錶示的1位十進制數加法器.


解 根據餘3碼的特點，兩個餘3碼錶示的十進制數相加時，需要對相加結果進行修正。修正法則是：若相加結果無進位產生，則和需要減3；若相加結果有進位產生，則和需要加3。據此，可用兩片4位二進制並行加法器和一個反相器實現給定功能，邏輯電路圖如右圖.


二進制並行加法器Ⅶ


其中，片Ⅰ用來對兩個1位十進制數的餘3碼進行相加，片Ⅱ用來對相加結果進行修正。修正控制函數爲片Ⅰ的進位輸出FC4，當FC4=0時，將片Ⅰ的和輸出送至片Ⅱ，並將其加上二進制數1101(即採用補碼實現運算結果減二進制數0011)；當FC4=1時，將片Ⅰ的和輸出送至片Ⅱ，並將其加上二進制數0011，片Ⅱ的和輸出即爲兩餘3碼相加的和數。
例7．4 用4位二進制並行加法器實現4位二進制數乘法器的邏輯功能。


解 設兩個無符號4位二進制數X和Y，X=x3x2x1x0，Y=y3y2yly0，則X和Y的乘積Z爲一個8位二進制數，可令Z=Z7Z6Z5Z4Z3Z2ZlZ0。兩數相乘求積的過程如下：因爲兩個1位二進制數相乘的法則和邏輯“與”運算法則相同，所以“積”項xiyi(i，j=0，1，2，3)可用兩輸入與門實現。而對部分積求和則可用並行加法器實現。由此可知，實現4位二進制數乘法運算的邏輯電路可由16個兩輸入與門和3個4位二進制並行加法器構成。邏輯電路圖如下圖。